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当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - 5.6.1

搜索资源列表

  1. rs_decoder_31_19_6.tar

    1下载:
  2. Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-22
    • 文件大小:14247
    • 提供者:孟轲敏
  1. 9.1_ONE_PULSE

    0下载:
  2. 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器   9.1.1 由系统功能描述时序关系   9.1.2 流程图的设计   9.1.3 系统功能描述   9.1.4 逻辑框图   9.1.5 延时模块的详细描述及仿真   9.1.6 功能模块Verilog-HDL描述的模块化方法   9.1.7 输入检测模块的详细描述及仿真   9.1.8 计数模块的详细描述   9.1.9 可编程单脉冲发生器的系统仿真
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4432
    • 提供者:宁宁
  1. 9.5_PULSE_WIDTH

    0下载:
  2. 基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示   9.5.1 脉冲周期的测量原理   9.5.2 周期计的工作原理   9.5.3 周期测量模块的设计与实现   9.5.4 forever循环语句的使用方法   9.5.5 disable禁止语句的使用方法   9.5.6 时标信号发生模块的设计与实现   9.5.7 周期计的Verilog-HDL描述   9.5.8 周期计的硬件实现   9.5.9 周期测
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4989
    • 提供者:宁宁
  1. 9.6_PULSE_Level

    0下载:
  2. 基于Verilog-HDL的硬件电路的实现 9.6 脉冲高电平和低电平持续时间的测量与显示   9.6.1 脉冲高电平和低电平持续时间测量的工作原理   9.6.2 高低电平持续时间测量模块的设计与实现   9.6.3 改进型高低电平持续时间测量模块的设计与实现   9.6.4 begin声明语句的使用方法   9.6.5 initial语句和always语句的使用方法   9.6.6 时标信号发生模块的设计与实现   9.6.7 脉冲高低电平持续
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5359
    • 提供者:宁宁
  1. ScanKb

    0下载:
  2. 共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25 -total anodic bonding keyboard scanning procedures PC5 PC4 PC3 advection The position PC0 PC10 0 1 2 3 17 1
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1489
    • 提供者:zheng
  1. Altera Modesim破解版的LICENCE

    0下载:
  2. Altera Modesim破解版的LICENCE. 下载解压后: 1.直接运行mentorkg.exe(生成的license.txt拷贝到D:\altera\80\modelsim_ae\下或者mentorkg.exe拷贝到此目录下运行). 2.设置环境变量lm_license_file="D:\altera\80\modelsim_ae\license.txt" 3.搞定,Altera Modesim cracked version of the LICENCE.
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-24
    • 文件大小:313152
    • 提供者:xingyu
  1. sdfdf

    0下载:
  2. 设计并制作一台数字显示的简易频率计。 (二)要求 1.基本要求 (1)频率测量 a.测量范围 信号:方波、正弦波 幅度:0.5V~5V[注] 频率:1Hz~1MHz b.测试误差≤0.1 (2)周期测量 a.测量范围 信号:方波、正弦波 幅度:0.5V~5V[注] 频率:1Hz~1MHz b.测试误差≤0.1 键盘从上到下,从左到有依次为: 1 2 3 4 5 6 7 8 9 0 .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:338410
    • 提供者:wangqiang
  1. automat

    0下载:
  2. 自动售货机:1、通过开关选择购买6角或8角的邮票;2、按下购买键,开始购买;3、按相应键,输入1角、5角、1元硬币;4、当输入硬币总值大于等于欲买邮票价值时,相应邮票输出并找零(邮票输出,找零均用LED灯表示,找零也有1角、5角、1元三种)5、若想终止交易,可按退钱键,退出已输硬币,交易结束。-Vending machines: one, through the switch to choose to buy six cents or 8 corner stamps 2, press the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-11-11
    • 文件大小:991110
    • 提供者:duj
  1. beep

    0下载:
  2. 基于FPGA的控制凤鸣器工作,通电自动发出1,2,3,4,5,6,7,1的声音,并无限循环-beep auto produces sounds on the basic of fpga ,the sounds including1.2.3.4.5.6.7.1.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:357320
    • 提供者:占志新
  1. Farsight-FPGA02

    0下载:
  2. 1. Source too simple 2. Not the source 3. The lack of documentation 4. Selected category and not the development environment 5. Scrawl -1. Source too simple 2. Not the source 3. The lack of documentation 4. Selected category and not the development e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1757604
    • 提供者:wangchao
  1. Mimasuo

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  2. 设计要求(黑体小四,1.5倍行距,段前0.5行) 1)密码预先在内部设置,可以设置任意位密码,这里采用6位十进制数字作为密码; 2)密码输入正确后,密码器将启动开启装置。这里密码器只接受前6位密码输入,并以按键音提示,多余位数的密码输入将不起作用; 3)允许密码输入错误的最大次数为三次, 密码错误次数超过三次则进入死锁状态, 并发出警报 4)报警后,内部人员可以通过按键SETUP使密码器回到初始等待状态; 5)密码器具有外接键盘,可以用来输入密码和操作指令; -Desi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:54943
    • 提供者:GuTao
  1. 4v2

    0下载:
  2. ENTITY maj IS PORT(a,b,c : IN BIT m : OUT BIT) END maj --Dataflow style architecture --Behavioural style architecture using a look-up table ARCHITECTURE using_table OF maj IS BEGIN PROCESS(a,b,c) CONSTANT lookuptable : BIT_VEC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:137289
    • 提供者:赵中原
  1. Digital-LED-display

    0下载:
  2. 将单片机的I/O输出接到1位7段LED数码管上,编程使该LED数码管依次显示0、1、2、3、4、5、6、7、8、9、全灭各1s,然后重复这一过程。-The microcontroller' s I/O output to a 7-segment LED digital tube, LED digital tube programming in order to make the show 0,1,2,3,4,5,6,7,8,9, all off the 1s , then repeat t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:33011
    • 提供者:杨图
  1. 1602P24C08P4X4mimashuo

    0下载:
  2. 单片机4x4密码锁:** 0 ** 1 **2 ** 3** ** 4** 5** 6 **7 ** **8** 9** 确认(A) **未定义(B) **取消(C)**修改密码键(D)**确认修改键(E)**未定义(F)-Single-chip 4x4 lock:** 0** 1** 2** 3**** 4** 5** 6** 7** 8** 9**** confirmation (A)** undefined ( B)** Cancel (C)** Change Passwor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:39145
    • 提供者:雷莲波
  1. keyboard

    0下载:
  2. 矩阵键盘扫描代码,实现0 1 2 3 4 5 6 7 8 9 A b c d E F十六个按键-Matrix keyboard scan code to achieve 0 1 2 3 4 5 6 7 8 9 A bcd EF sixteen key
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:246804
    • 提供者:cecilia
  1. coder_83

    0下载:
  2. 8/3 优先编码器    输入信号:使用按键1、2、3、4、5、6、7、8。    按键1、2、3、4、5、6、7、8连接:PIO 0—PIO 7;(引脚号为:8、9、10、12、13、17、18、19)    使能信号:可设可不设,这里笔者不设置。    输出信号:数码管8。-8/3 priority encoder input signal: use keys 1, 2, 3, 4, 5, 6, 7, 8. Key 1,2,3,4,5,6,7,8 links: PIO 0-P
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:32520
    • 提供者:文鸿捷
  1. pianoend

    0下载:
  2. 用8×8点阵显示“1 2 3 4 5 6 7”七个音符构成的电子琴键盘。其中点阵的第一列用一个LED点亮表示音符“1”,第二列用二个LED点亮表示音符“2”,依此类推-88 dot matrix display " 1 2 3 4 5 6 7" of seven notes of the piano' s keyboard. The first column of the lattice with a LED lit notes, " 1" , notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:507775
    • 提供者:李俊君
  1. 1-D-DWT_verilog-code

    0下载:
  2. Image compression is one of the prominent topics in image processing that plays a very important role in reducing image size for real-time transmission and storage. Many of the standards recommend the use of DWT for image compression. The compu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1474276
    • 提供者:jeason
  1. S1_38yima_NEW

    0下载:
  2. 本次实验主要实现一个 3/8 译码器,在本实验的程序中是由 SW1、 SW2、 SW3 分别对应三位的二进制。 SW3 SW2 SW1 : 所对应数字及二极管 0 0 0 : 0 DD1 0 0 1 : 1 DD2 0 1 0 : 2 DD3 0 1 1 : 3 DD4 1 0 0 : 4 DD5 1 0 1 : 5 DD6 1 1 0 : 6 DD7 1 1 1 : 7 DD8-This experiment mainly to achie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:63634
    • 提供者:赵厉
  1. dled

    0下载:
  2. 通过程序编写实现动态数码管显示实验,挨个显示1,2,3,4,5,6,7,8-Dynamic digital tube display through programming experiments, one by one show 1,2,3,4,5,6,7,8
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:365870
    • 提供者:徐驰
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