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搜索资源列表

  1. all_packages_20080525.tar

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  2. FMF VHDL Models All the FMF models are VHDL 93 and VITAL 2000 compliant and require the VITAL 2000 library for correct compilation. They are designed for timing backannotation by means of an SDF file. The intrinsic delays default to 1 ns. We hav
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:20840
    • 提供者:ledo
  1. DDS_FINAL

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  2. My project is on Direct Digital Synthesiser using Verilog HDL.This project is doing by me on july 2009 in summer training at NIT Kurukshetra, India. This DDS system generate the square wave, Triangular wave,Sine wave and saw wave with different fre
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:436975
    • 提供者:Raju Kumar
  1. jianxiang

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  2. 基于ISE的鉴频、鉴相器,开发板:xilinx公司spartan 3E 500.精确度1hz,1度。完全正确。-Based on ISE' s Kam-frequency phase detector, development board: xilinx company spartan 3E 500. Precision 1hz, 1 degree. Entirely correct.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-13
    • 文件大小:21100111
    • 提供者:aaaajjjj
  1. count

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  2. 基于AT8951的计数器能测500Khz哦!-Based on the AT8951 counter can measure 500 Khz oh!!!!!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:28914
    • 提供者:caidejia
  1. EWB_eclock

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  2. 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数,计数器经译码器送到显示器;计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下: 1)基本功能:秒、分钟、小时计时、显示及校对; 2)整点报时功能:在每小时59分50秒开始500Hz频率发声提示,整点时1000Hz发声,之后声音停止; 3)定时报闹功能:可设定闹钟定点报闹,可用开
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:691010
    • 提供者:xr
  1. PCM

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  2. 本例设计一个码率为500kb/s,字长为8 位、帧长为128 个字、帧同步码为EB90H 的PCM 采编器。用VHDL语言实现的。-This designs a code to lead for the 500 kbs|s, the word is long for 8, the growing is synchronous code of for 128 words and for the EB90 H of PCM adopt to weave a machine.Use what VHDL
  3. 所属分类:VHDL编程

    • 发布日期:2017-05-06
    • 文件大小:97426
    • 提供者:mr.liu
  1. PCI9054

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  2. 本文介绍了基于PCI接口的500 MHz高速数据采集系统的设计。该系统采用高速FPGA和大容量存储器对高速采集后的海量数据进行缓冲和存储,通过PCI接I=l电路实现和主机的通信。另外还详细介绍了PLX公司的一款先进的总线控制PCI9054的特性、总线操作方式和DMA操作等功能,及其在PCI接口电路中的具体应用,从而提供了一种简便而高效的PCI接口电路实现方法。-This article describes a design based on the PCI interface, 500 MHz
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:259184
    • 提供者:liyapei
  1. pingpang

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  2. 500分频的verilog源代码。XILINX SPARTAN6.-500 divided by the verilog source code. XILINX SPARTAN6.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1389
    • 提供者:Yang Chenguang
  1. DE2_115_CAMERA

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  2. 实现DE2_115开发板上配套的500万像素cmos摄像头捕捉到的画面显示在VGA上-DE2_115 development board supporting 5,000,000 pixels cmos camera to capture the screen display in VGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:281986
    • 提供者:钟治薇
  1. svc123

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  2. 动态无功补偿装置,仅仅是补偿无功功率,它的响应很快,就是补偿速度很快。 有源滤波器,主要是用来滤除电网中的谐波,但是它有补偿无功功率的能力,而且补偿的响应速度更快。目前的产品中,有源滤波器的功率容量相对较小,而且价格较高,所以鲜有专门用来做无功补偿动态无功补偿装置,仅仅是补偿无功功率,它的响应很快,就是补偿速度很快。 有源滤波器,主要是用来滤除电网中的谐波,但是它有补偿无功功率的能力,而且补偿的响应速度更快。目前的产品中,有源滤波器的功率容量相对较小,而且价格较高,所以鲜有专门用来做
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:14110
    • 提供者:徐佳
  1. work_1

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  2. spartan 3e-500 lcd 显示的数字钟,能显示年月日时分秒,以及星期还有闹铃时间,时间闹铃等可以自动调节,还有电台报时功能。星期模块有些许问题,调年月日的时候星期不会自动跳变,需要自己重新调,正常计时会自动跳变。-Spartan 3 e- 500 LCD display digital clock, can show minutes when (date) (month) (year), and week as well as the alarm time, time can aut
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3125896
    • 提供者:范子健
  1. AD9883 iic_v1.0_for_sim

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  2. 程序用于配置AD9883芯片寄存器,采用iic协议。 FEATURES Industrial Temperature Range Operation 140 MSPS Maximum Conversion Rate 300 MHz Analog Bandwidth 0.5 V to 1.0 V Analog Input Range 500 ps p-p PLL Clock Jitter at 110 MSPS 3.3 V Power Supply Full Sync Proces
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:4934656
    • 提供者:kilyc
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