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搜索资源列表

  1. alaw

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  2. 使用VHDL实现通信脉冲编码调制(PCM)中的a律转换,并实现串并、并串转换。-Use VHDL to achieve communication pulse code modulation (PCM) of a law conversion, and to achieve and string, and string conversion.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:5205
    • 提供者:wl
  1. MedFilter_VHDL

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  2. 用VHDL实现了Matlab中MedFilt1函数3阶中值滤波。进行排序时没有用软件使用的排序法,而是通过简单的比较实现。-VHDL implementation using the Matlab function MedFilt1 of 3-order median filter. Sort of no use when the software used to sort the Law, but through a simple comparison of implementation.
  3. 所属分类:VHDL编程

    • 发布日期:2012-12-01
    • 文件大小:2055
    • 提供者:mike.chen
  1. A-law_enc

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  2. A-law Encoder (VHDL)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:2005
    • 提供者:Victor
  1. shuzizhong

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  2. 1.计时功能采用24小时方式,显示小时、分钟、秒。 2.采用双键校时法,MODE和SET,前者选择始终模式(包括小时、分、秒校时),后者校时脉冲。 3.结果用6个共阳数码管显示。-1. Time functions the way the 24-hour, show hours, minutes, seconds. 2. The use of double bond at the Law School, MODE and SET, always choose the former mod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:326033
    • 提供者:杨志厚
  1. LCD

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  2. 這是一個DE2的LCD模組顯示程序包含計時和99成法表的功能,保證可動-This is a DE2s LCD display program that contains timing and function of the table 99 into law to ensure that moving
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1818920
    • 提供者:蕭峰
  1. ALAW_LINEAR_CONVERTER

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  2. This a HDL implementation of G711 A-LAW codec. It converts LINEAR to ALAW and vice versa. -This is a HDL implementation of G711 A-LAW codec. It converts LINEAR to ALAW and vice versa.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2628
    • 提供者:Christian
  1. serial

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x104,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步. 程
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2412
    • 提供者:riversky
  1. serial

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-The mo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:356928
    • 提供者:孔小妹
  1. Law-20-80

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  2. 20-80定律,一个复合设计,同样符合很多方面的管理定律。-20-80 law, a composite design, also in line with the management of many aspects of the law.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:9800
    • 提供者:杨春杰
  1. port-must-be-called-a-key-law-sweep

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  2. 一种新的按键扫描方法,用5个IO口就可以扫描20个按键。-A new key scanning method, with five IO ports can scan 20 keys.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:153406
    • 提供者:sdfsdf
  1. 20111122_4

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  2. G711 defines two main compression algorithms, the µ -law algorithm (used in North America & Japan) and A-law algorithm (used in Europe and the rest of the world). The code provide codec in VHDL-G711 defines two main compression algorithms, the &#
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:13504
    • 提供者:mpower
  1. serial

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-The fu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:56465
    • 提供者:happy
  1. 8421ma-zhuan-huan-cheng-yu-san-ma-

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  2. 设计一个串行的8421BCD码转换成串行余3码的逻辑系统。基本要求如下:8421码作为串行输入,余三码作为串行输出。每四个时钟周期完成一位十进制的转换;提示:从8421码到余三码的转换过程中寻找规律,继而完成状态设计过程;-Design a serial 8421BCD code to convert the serial logic systems of more than three yards. The basic requirements are as follows: 8421 yar
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:43956
    • 提供者:
  1. Matlab-IIR

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  2. 数字滤波器是数字信号处理的重要环节,数字滤波器可分为IIR和FIR两大类。本文介绍了IIR和FIR的基本设计原理以及在MATLAB环境下如何利用直接程序设计法、SPTOOL设计法和FDATOOL设计法给出IIR和FIR数字滤波器的设计方法和操作步骤,并给出设计设计实例及运行结果,同时利用MATLAB环境下的仿真软件SIMULINK对所设计的滤波器进行模拟仿真,仿真结果表示设计参数设置合理。-The important aspect of the digital filter is a digit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-12
    • 文件大小:809417
    • 提供者:王策
  1. serial

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x104,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步-The mod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:353893
    • 提供者:
  1. uart-to-GPIO.vhd

    0下载:
  2. -- Filename ﹕ uart.vhd -- Author ﹕ZRtech -- Descr iption ﹕串口接收与发送程序 -- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证-- 程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位-- 8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波-- 特率。程序当前设定的div_
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3028
    • 提供者:hj
  1. Screen-saver

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  2. 设计一个屏幕保护程序,对其编译,仿真,下载。 屏幕保护程序具体要求如下: 1. 使用ISE附件中的CORE Generator在块RAM/ROM中存储一幅图像数据,将此模块作为屏幕保护程序的一部分,存储屏幕保护程序中所用的图像。 2. 当启动程序或者按下btn[3]时,图像显示在其初始位置(C1,R1)处,(C1,R1)为图像左上角像素点初始位置。这里,我们设置的初始位置即为左上角坐标(0,0)处。 3. 按下btn[0],图像按照设定方式产生动态效果。我们的实验中设计的是按下
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5235
    • 提供者:刘东辉
  1. EP1C3-uart_1_verilog

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  2. EP1C3-uart_1_verilog,程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-EP1C3-uart 1 verilog, implements a program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:341864
    • 提供者:davidobt
  1. xm851

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  2. Computing time and two-dimensional histogram, Robustness, superior performance, It uses a pulse of consumer law.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-16
    • 文件大小:7168
    • 提供者:ehvtsg
  1. ix746

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  2. Nonlinear discrete system identification, It uses a pulse of consumer law, Partial least squares method.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:11264
    • 提供者:grafgxk
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