CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - F4

搜索资源列表

  1. clock

    1下载:
  2. 时钟分配电路,输入为时钟信号CLK,输出为信号F0~F5,这六个信 号中只允许有一个为高电平,F0、F2、F4的持续时间为2个CLK,F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:893
    • 提供者:victor
  1. 序列检测器

    1下载:
  2. 一个哈弗曼编码序列检测器,并完成其综合。 (1) 被检测序列为EE 0F B7 93 49 DF E3 B4 DD F4 4C EE 0F B7 91(16进制),序列可以预先固化在ROM中。 例:两个字节0x01和0x11会被编码成序列0b001100 哈弗曼编码的作用是对数据进行压缩处理,哈弗曼编码有一个特点是:如果它和它前面的码字位数相同,则当前码字为它前面的码字加1;如它的位数比它前面的码字位数大,则当前码字为前一个码字加1再补若干0,直至满足位数长度。被检测序列所涉及的哈弗曼编码
  3. 所属分类:VHDL编程

搜珍网 www.dssz.com