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搜索资源列表

  1. firOK

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  2. fir滤波器的设计,此滤波器 Fs为44kHz,Fc为10.4kHz。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:987452
    • 提供者:fdf
  1. DecoderSync

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  2. 本程序用来分离出行同步,列同步和场同步信号,分离后可以得到Hs,Vs和,Fs三个同步信号-This procedure is used to separate travel synchronization, the column sync and field sync signals can be separated Hs, Vs, and, Fs 3 sync signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:946
    • 提供者:邢占鹏
  1. filter

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  2. 设计一个16阶的低通FIR滤波器,对模拟信号的采样频率Fs为48KHz,要求信号的截止频率Fc=10.8kHz,输入序列位宽为9位(最高位为符号位)。-The FIR number filter example, designs a 16 ranks of low the FIR filter is a 48 khzs to the sample frequency Fs that imitates signal and request the closing of signal the fre
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:65074
    • 提供者:mr.liu
  1. code-pour-decim-poly

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  2. this code is for a decimation filter with polyphase structure , so the original filter is decomposed by 5 filters which is the decimation factor in that case and each of them is selected each Fs/5
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:23361
    • 提供者:lassana
  1. 设计IIR滤波器

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  2. 设计IIR滤波器(带通,三种方法,fs=2000HZ,通带频率300~500HZ,阶数自选,画频率特性并分析比较).
  3. 所属分类:VHDL编程

  1. soc_ip-2016-10-12

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  2. 基于ISE14.7,软核SOC的自定义IP核源码,8个寄存器,全部引出,可以作为FL-FS通讯接口,附带几个其他驱动IP核-Based on the ISE14.7, soft-core SOC custom IP core source code, 8 registers, all derived, can be used as FL-FS communication interface, with several other drivers IP core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:6551285
    • 提供者:黄均铭
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