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搜索资源列表

  1. rs_decoder_31_19_6.tar

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  2. Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-22
    • 文件大小:14247
    • 提供者:孟轲敏
  1. work3CNT4BDECL7S

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  2. 7段数码显示译码器设计7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器,输出信号LED7S的7位分别接数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:83420
    • 提供者:lkiwood
  1. 数字电子电路-VGA图像显示控制器

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  2. 设计一个VGA图像显示控制器,使其实现以下功能---- 1. 显示模式为640╳480╳60Hz。 2. 用拨码开关控制R,G,B(每个2位),使显示器可以显示64种纯色。 3. 在显示器上显示横向彩条信号(至少六种颜色)。 4. 在显示器上显示纵向彩条信号(至少八种颜色)。 5. 在显示器上显示自行设定的图形,图像等。 6. 选做,自拟其他功能。 所利用到的元器件有: 电脑,显示器,vga接口转换模块, 数字电子电路实验开发板,30Mhz晶振,下载线,电源等
  3. 所属分类:VHDL编程

  1. subadd

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  2. 一个四位二进制加/减运算器。 要求:当控制端G=0时做加运算,G=1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果:加运算时,相加之和不超过15,减运算时,结果可正可负,但都用原码表示。-Plus a four binary/by calculator. Requirements: When the control terminal G = 0 when computing increases, G = 1 when computing reduced. Computin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:223852
    • 提供者:张三
  1. jiaotongdeng

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  2. A方向为主干道,B方向为支干道。分设红(R)、黄(Y)、绿(G)和左拐(L)四盏灯。1表示灯亮,0表示灯灭。四灯的点亮顺序为:绿灯→黄灯→左拐灯→黄灯→红灯,A方向四个时间为55秒(红)、40秒(绿)、5(黄)秒和15(左拐灯)秒;B方向的四个时间为65秒(红)、30秒(绿)、5秒(黄)和15(左拐灯)秒。时间要改变只要改变计数器的预知数即可。-A direction for the main road, B direction of branch roads. Divided red (R),
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1688
    • 提供者:liuhong
  1. Hamming_Encoder

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  2. (7,4)Hammming码编码器,verilog代码实现。生成矩阵为G=[1,0,0,0 0,1,0,0 0,0,1,0 0,0,0,1 1,1,1,0 0,1,1,1 1,1,0,1]-(7,4) Hammming Encoder, verilog code. Generator matrix is ​ ​ G = [1,0,0,0 0,1,0,0 0,0,1,0 0,0,0,1 1,1,1,0 0,1, 1,1 1,1,0,1]
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:82213
    • 提供者:陈振睿
  1. usb1_funct_latest.tar

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  2. USB 1.1 slave/device IP core. Default configuration is 6 endpoints: 1 Control, 1 Isochronous IN, 1, Isochronous Out, 1 Bulk IN, 1 Bulk Out, 1 Interrupt IN. Includes control engine, providing full enumeration process in hardware - no external mi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:59153
    • 提供者:Andrey
  1. qi-duan-yi-ma-qi

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  2. 七段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA\CPLD中来实现。本实验作为7段译码器,输出信号LED7S的7位分别是g、f、e、d、c、b、a,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。接有高电平段发亮,于
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:3147
    • 提供者:xuling
  1. traffic_lights

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  2.  交通灯控制器控制红(r)、绿(g)、黄(y)三种不同颜色的交通灯,这三种不同颜色灯的亮、灭分别由三个定时器(timer1、timer2、timer3)控制;  当某个定时器工作时,它所控制的交通灯亮,直到设定的定时时间到(该定时器状态由’0’变’1’),交通灯跳转到另一种状态;  clk是脉冲控制端(图中未标出);reset是异步复位端,复位状态为红色交通灯亮;  输出端r、g、y分别表示三种颜色交通灯的亮、灭状态。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:662
    • 提供者:吴胜兵
  1. CRC

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  2. CRC校验码,实现了求得3bit信息序列的CRC校验码,生成多项式取g(x)=X^3+X+1,对应的生成序列为1011.-CRC is to achieve the sequence information obtained 3bit the CRC generator polynomials take g (x) = X ^ 3+ X+ 1, corresponding to generate a sequence of 1011.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4252127
    • 提供者:WQ
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