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FIR31
- 设计一个线性相位FIR滤波器（31阶） 输入8位，输出8位,H(n)={1,2,0,-2,-2,1,6,6,-1,-13,-21,-11,22,69,111,128,111,……2,1} H(n)具有对称性。 输入信号范围 [±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，…]
8LEDverilog
- //led.v /*------------------------------------- LED显示模块：led(CLK,AF,ADDR,DATA) 功能： 显示 注意事项： 8位LED 参数： CLK:扫妙时钟输入，推荐1kHz AF:数码管输出，a～h ADDR:数码管选择位数出，0~2 DATA:显示数据输入0~9999 9999 编写人： 黄道斌 编写日期： 2006/07/13 ----------------
fir
- 完成一个FIR数字滤波器的设计。要求： 1、 基于直接型和分布式两种算法。 2、 输入数据宽度为8位，输出数据宽度为16位。 3、 滤波器的阶数为16阶，抽头系数分别为h[0]=h[15]=0000，h[1]=h[14]=0065，h[2]=h[13]=018F，h[3]=h[12]=035A，h[4]=h[11]=0579，h[5]=h[10]=078E，h[6]=h[9]=0935，h[7]=h[8]=0A1F。
firfilter
- 实现一个FIR滤波器，基于直接型型算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F
firfilter_da
- 分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。 实现一个FIR滤波器，基于分布式算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=
systemc-2.2.0.这个是systemC在VC下编译后的文件
- 这个是systemC在VC下编译后的文件，响应的运行时 include systemc-2.2.0\src systemc.h 都文件。并且建立项目时 把SystemC.lib加入项目中即可编译SystemC,This is the systemC after VC complie, you can include the systemc-2.2.0\src systemc.h file and add SystemC.lib to your project .
freq
- 智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法 其它情 况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz（Ｈ）、 KHz（ＡＨ）或MHz（ＢＨ）。 ４. 测量过程不显示数据，待测量结果结束后，直接显示结果。 -Intelligent frequency meter 1. Frequency measurement range of 1Hz ~ 1MHz 2. When th
AnEfficientDouble-FilterHardwareArchitectureforH.2
- 在此提出了一種新穎的硬體結構 實時執行的自適應去塊效應 過濾過程中指定的H.264/AVC視頻編碼 標準。-In this paper,a novel hardware architecture for real-time implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding standard, is presented.The deb
8-Bit-Up-Counter-With-Load
- 8位计数器与负荷 -----------------------8位计数器与负荷 -8-Bit Up Counter With Load 1------------------------------------------------------- 2-- Design Name : up_counter_load 3-- File Name : up_counter_load.vhd 4-- Function : Up counter
X-HDL
- 一款可以在verilog和VHDL之间互换的工具，经测试，暂无bug-A verilog and VHDL can be exchanged between the tools, tested, no bug
digital-clock
- 数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成，小时计数器较复杂，需要设计一个24(或12)
velocity_Verilog
- 速度表（velocity）要求：1．显示汽车Km/h数；2．车轮每转一圈，有一传感脉冲；每个脉冲代表1m的距离；3．采样周期设为10s； 4．要求显示到小数点后边两位；5．用数码管显示；6. 最高时速小于300Km/h。（约为83.3m/s） -use verilog to realize velocity
e_clock
- (1) 具有时、分、秒计数功能，且以24小时循环计时； (2) 计时结果要用6个数码管分别显示时、分、秒的十位和个位 -clock can show time on 24hours,also can show it on h,min and sec
SURS
- STABLIZER Project : STABLIZER Version : 1.0 Date : 2/6/2010 Author : H.ASADI Company : POLESTAR Graphic lcd ks108-STABLIZER Project : STABLIZER Version : 1.0 Date : 2/6/2010 Author : H.ASADI Company : POLESTAR Graphi
System_Demons
- 0.最简单的SystemC程序：hello, world. 1.用SystemC实现D触发器的例子，同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v（verilog代码）翻译过来的。 3.如何在SystemC中实现延时（类似verilog中的#time）的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件，重载了=和<<操作符。这其实
AD-converter-analog-simulation--
- AD转换器的模拟信号仿真，写控制字, 再通过通信寄存器对设置寄存器、时钟寄存器进行访问。分别写控制字05H和40H、FFH,表示AD晶振2. 4576MHz, 更新频率60次/ s, 自校准模式, 差分输入。-AD converter analog simulation Write control word, again through the communication registers on Settings registers, clock registers visit. Write
DATA_CONV_ENCODE
- 卷积编码 2,1,7verilog h d l 书上源代码-DATA_CONV_ENCODE 2,1,7 verilog h dl
Project2
- 1、 硬件部分包括AT89C52、LCD1602和4个独立按键 2、 使用定时器0产生10ms的定时中断，作为时钟基准和软件定时器的基准。 3、 系统使用两个软件定时器Tkeyscan和Tdisplay。 Tkeyscan用来独立按键模块的定时扫描，每次扫描结合按键状态机的当前状态判断按键的有效性（消抖）及其时长（长按还是短按）。 Tdisplay用来定时激活LCD1602的显示（200ms一次，可自行修改）。 4、 整个系统在四种状态间流转：DISPL