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JK_FF
- 用VERILOG语言实现了J-K触发器,可综合可仿真通过
IS-95/CDMA2000基带成形滤波器的实现
- IS-95/CDMA2000基带成形滤波器的实现 IS-95滤波器的实现： 本次设计采用转置型结构，并用展开技术将字串行架构转换成字并行处理架构，从而提高运行的速度。本次设计中采用展开因子J=4的展开转换技术。设输入数据为filter_in，输出数据为filter_out，则其展开因子J=4的并行处理系统如下图所示 ,IS-95/CDMA2000 base-band filter shaping to achieve IS-95 filter to achieve: the desig
cpu-kongzhi
- 1. 实现能够执行R型、LW、SW、BEQ以及J指令的单时钟控制器，使其能够支持基本的指令。 2. 用Verilog HDL实现单时钟CPU控制器，在ISE上进行波形仿真，并在FPGA上实现。-1. Implementations can perform R-type, LW, SW, BEQ, and J instruction every clock controller, to enable them to support the basic directives. 2 single-
VHDL语言实现的arm内核
- 5个ram核，arm6_verilog,arm7_verilog_1,arm7_VHDL,Core_arm_VHDL,nnARM01_11_1_3 arm6_verilog.rar 一个最简单的arm内核，verilog写的，有点乱 arm7_verilog_1.rar J. Shin用verilog写的arm7核心，结构良好，简明易懂 nnARM01_11_1_3.zip.zip nnARM开源项目，国防科技大学牛人ShengYu Shen写的，原来放在opencores上，
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
FSCQ1565RP
- FSCQ1565RP J TAG驱动算法是MCU 以J TAG模式配置FPGA 的关 键。算法调用SVF 配置文件,解释其中的语法规范,生成严 格的TAP 总线时序,驱动MCU 的通用I/ O 管脚来完成对 FPGA 的配置。其中TAP 时序是算法设计和实现调试的一 个主要方面,时序关系[ 2 ]如图3 所示。-FSCQ1565RPJ TAG-driven algorithm is MCU to configure the FPGA model J TAG key. Algo
VHDL-Cookbook
- 全面详细介绍了VHDL，英文版，作者Peter.J.Ashenden-Full details of VHDL, the English version, the author Peter.J.Ashenden
j
- vhdl编程 实现移位寄存器。左移和右移-VHDL programming shift register. The left and shifted to right
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
minimigJ_source_04_08_2008
- Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer. Version minimig-j used on the Minimig fpga board.
verilog_hdl_synthesis_primer
- verilog 综合方面的教程，J。bhasker编写。-integrated in verilog tutorials, J. bhasker prepared.
JK_F_F
- This a VHDL code for J-K flip flop-This is a VHDL code for J-K flip flop
mipsfinal
- 用vhdl设计的一个mips小型cpu，不带流水，有r类，i类，j类指令都有~·-Using vhdl design a mips small cpu, with no running water, there are r class, i type, j class instruction have ~*
VHDL_2008_Just_the_New_Stuff_2008
- VHDL-2008 Just the New Stuff Peter J. Ashenden
jishuji
- 将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集成一个FPGA芯片中模拟其功能，并研究其相互转化的方法。-The basic RS flip-flop, synchronous RS flip-flop, integrated JK flip-flop, D flip-flop while a FPGA chip analog integrated function, and to study their mutual transformation method.
singleCycleProc
- 简化的单时钟循环VHDL处理器.可以运行一些简单的mips指令，例如add, sub, and, or, slt, beq and j. -A simplified single cycle processor in VHDL. This processor can continuously execute some simple MIPS instructions which are lw, sw, add, sub, and, or, slt, beq and j.
VHDLBhasker
- ebook HAVING ALL DETAILS CHEPTERS OF J BHASKER-ebook HAVING ALL DETAILS CHEPTERS OF J BHASKER
16bitCPU
- 16位的单周期CPU，可以实现R型、I型和J型指令-16-bit single-cycle CPU, can achieve R-, I-and J-type instruction
The.design.of.the.voting.machine
- 表决器的设计 设计一个三人的表决器，其中有二人以上同意则投票通过。演示结合实验箱上A区、J区的LED及按键。工作过程如下：带锁的按键按下时，按键上的灯亮表示投票同意；按键松开时，灯熄灭表示投票反对；SW1-SW3这三个按键是3人的投票键，L1灯亮表示投票通过，且蜂鸣器响；L1灯熄灭表示投票未通过，且蜂鸣器不响。利用原理图和VHDL编程相结合的方法来实现-The design of the voting machine
duogongneng
- 多功能波形放生器，产生三种波。方波。。j锯齿波。。正弦波 -Release device function waveform, resulting in three waves. Square wave. . j ramp. . Sine wave