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  1. 6FloorLift

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  2. 设计一个6层电梯控制器。电梯控制器是按照乘客的要求自动上、下的装置。 1、每层电梯入口处设置上下请求开关,电梯内设有顾客到达层次的停站请求开关。 2、设有电梯所处位置指示装置以及电梯运行模式(上升或者下降)指示装置。 3、电梯每秒升降一层楼。 4、电梯到达有停站请求的楼层,经过1秒电梯门打开,开门4秒后,电梯门关闭(开门指示灯灭),电梯继续运行,直至执行完最后一个请求信号后停留在当前层。 5、电梯能记忆电梯内外所有请求信号,并按照电梯运行规则按顺序响应,每个请求信号保留至有电
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1808
    • 提供者:zheng
  1. multiply2.rar

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  2. 18bit的booth乘法器 采用booth2编码 Wallace压缩树 以及超前进位结合进位选择的36bit高性能加法器,18bit multipliers used booth2 the booth encoding and Wallace tree compression-ahead into the location choice of high-performance 36bit adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:5415
    • 提供者:alex
  1. RS-decoder

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  2. RS 解码器主要包括以下5 个主要部分:伴随式计算、计算错误位置和错误值多项式、 钱搜索计算错误位置、福尼算法计算错误值和纠正解码输出。-RS decoder includes the following five main parts: With style, calculated error location and error value polynomial, Calculated error location search of money
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:521090
    • 提供者:lee
  1. 除法器的设计本文所采用的除法原理

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  2. 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-25
    • 文件大小:4286
    • 提供者:老毕
  1. lift

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  2. 设计一个八层楼房自动电梯控制器,用八个 LED显示电梯行进过程,并有数码管显示电梯当前所在楼层位置,在每层电梯入口处设有请求按钮开关,请求按钮按下则相应楼层的LED 亮。 -Design a controller, eight-story buildings, escalators, moving elevator with eight LED display process, and a digital display where the floor lift the current loc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:77165
    • 提供者:zhaorongjian
  1. verilog_risc

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  2. RISC状态机由三个功能单元构成:处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数,求16个数的和,放在数据存储器的16、17的位置,高位在前 对这16个数进行排序,从大到小放置在18到33的位置 求出前16个数的平均数,放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令,有扩充的余地。-RISC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:129602
    • 提供者:lyn
  1. ECCgenAndLoc

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  2. 基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,eccGen256Byte 文件夹为ECC 产生程序,EccErrLoc文件夹为ECC错误定位程序。-Xilinx ISE environment based on the development of VHDL the NAND flash ECC to achieve, eccGen256Byte folder produced for the ECC procedures, EccErrLoc folder l
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1505029
    • 提供者:卓智海
  1. 071126142104

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  2. system verilog This directory has all the examples in chapter 1. The examples are in different directories. The table below lists the location of hte examples.-system verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:464295
    • 提供者:张健
  1. dfre

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  2. 在对信号频率进行测量的研究过程中,设计了三个测量档位,在不同的档位的到频率的精确度也不同,并且选择不同档位,相应的小数点的位置也不同。-In the study to measure signal frequency, the design of the three measuring stalls in different stalls to the frequency accuracy are different, and the choice of different stalls, th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1331
    • 提供者:张晶
  1. dianti

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  2. 1.每层电梯入口处设有上下请求开关各1个,电梯内设有乘客到达层次的数字开关。电梯当前所在的楼层位置用一位数码管显示,用一只发光二极管显示开门/关门状态,用发光二极管显示每层的上下请求状态; 2.显示电梯当前所处位置和电梯上行下行及开门,关门状态; 3.电梯到达有停靠站请求的楼层后,电梯门就会自动打开门指示灯亮,开门3秒钟后; 4.电梯门自动关闭(开门指示灯灭)电梯继续运行; 5.对电梯开门时间可以提前关门(按关门按钮); 6.能记忆电梯内外的所有请求信号,并按照电梯运
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:2060
    • 提供者:kxsh
  1. Traffic_Light_Controller

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  2. 该控制器在设计上控制了一个繁忙的高速公路(高速路的红绿灯) 相交一岔路(SRD)等具有相对较轻的交通负荷。图1显示 在交通灯的位置。在十字路口传感器检测汽车的存在 在公路上和岔路。该图意味着,无论是公路和副作用 道路提供每个方向的交通单一车道。这两个普通的道路(红, 黄,绿)信号灯。交集装有一个传感器。-The controller to be designed controls the traffic lights of a busy highway (HWY) inter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:16156
    • 提供者:jimmy sia
  1. tdoa123

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  2. Position location services will not only provide new customer options and products for wireless carriers, but will also provide features that could di erentiate services in di erent markets (i.e., di erentiation between PCS, cellular, and special
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:829759
    • 提供者:vijay
  1. cpldkeyboard

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  2. cpld利用学习机键盘输入数据,并在数码管显示出来,而且数码管显示位置可以选择-cpld use of learning machine keyboard input data and displayed in the digital control and digital display location option
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:158491
    • 提供者:胡顺章
  1. my_lcd3

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  2. 液晶显示1602,可以改变显示的位置和闪烁方式-Liquid crystal display 1602, can change the display location and flashing mode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:352734
    • 提供者:JJ
  1. MIPS1CYCLE

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  2. MIPS single-cycle processor design in verilog.Instruction memory to the design and initialise it with your assembly code-a. Load the data stored in the X and Y locations of the data memory into the X and Y registers. b. Add the X and Y registers an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:2162
    • 提供者:chenghao wei
  1. PING

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  2. 一个甲、乙双方参赛,裁判参与的乒乓球比赛游戏模拟机。用8个发光二极管排成一条直线,以中点为界,两边各代表参赛双方的位置,其中点亮的发光二极管代表“乒乓球”的当前位置,点亮的发光二极管依次由左向右或由右向左移动。当球运动到某方的最后一位时,参赛者应立即按下自己一方的按钮,即表示击球,若击中,则“球”向相反方向运动,若未击中,则对方得1分。设置自动计分电路,双方各用二位数码管来显示计分,每局11分。每人发2球,7局4胜制。自动几分并显示-A A, B both play, the referee i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1870
    • 提供者:
  1. bit_stuffer

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  2. Bit stuffing is used for various purposes, such as for bringing bit streams that do not necessarily have the same or rationally related bit rates up to a common rate, or to fill buffers or frames. The location of the stuffing bits is communicated to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1037
    • 提供者:swapnil
  1. Bandwidth_kmeans

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  2. The Video Content Analysis Homepage was established in 1999 to provide a central location for information and resources related to video/audio content analysis research. The emphasis of the Video Content Analysis Homepage is on research rather than o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2198596
    • 提供者:sakthivel
  1. TX

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  2. In data transmission and telecommunication, bit stuffing (also known—uncommonly—as positive justification) is the insertion of noninformation bits into data. Stuffed bits should not be confused with overhead bits. Bit stuffing is used for variou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2427810
    • 提供者:lep
  1. clock3

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  2. 一个带闹钟的分为12 和24 小时的数字时钟。只有24小时有闹钟,都是原件例化,用的是位置关联-With alarm clock into a 12- and 24-hour digital clock. Only 24-hour alarm, all of the original case, the location associated with the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:733090
    • 提供者:李青
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