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FPGA-based-link-layer-chip-S19202-configuration.ra
- FPGA-based link layer chip S19202 configuration
modelsim_6.3f_6.4b_6.5_crck.ra
- 目前这个生成的key在modelsim se 6.3f 6.4b 6.5测试没问题。因为这几个版本是我逐步升级的，应该说从6.3f~6.5的都可以用。测试环境为windows xp sp3. vista没有测试。按理说是一样的。使用过程中遇到的一些问题的解决办法关于key里面生成中文字符的情况产生原因是，windows当前用户名和主机名是中文，修改之后重新生成一次。在安装的时候要设置环境变量LM_LICENSE_FILE，指向lincense的的路径和文件名。需要在cmd下使用modelsim的
a_block_with_several_functions_with_Verilog_HDL.ra
- Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多功能
FPGA_Based_Multi-channels_Serial_ADC_controller.ra
- 采用FPGA控制ADS7844进行模数转换。ADS7844 是Burr_Brown公司推出的一种高性能、宽电压、低功耗的12 b串行数模转换器。它有8个模拟输入端，可用软件编程为8通道单端输入A／D转换器或4通道差分输入A／D转换器，其转换率高达200 kHz，而线性误差和差分误差最大仅为±1 LSB。-Using FPGA control ADS7844 analog to digital conversion. ADS7844 is a Burr_Brown the company intr
RA
- ripple adder 程式撰寫,此利用verilog撰寫-ripple adder
Gratingthefoursegmentsandthedefensetothecircuit.ra
- 光栅尺的四细分和辩向电路,里面有样图可以之间看到-Grating the four segments and the defense to the circuit, which has kind of map can be seen between
CPU_data_path_design_is_very_simple
- 居于硬件描述语言的简单CPU设计，能够实现比较简单的数据传送处理功能，虽然功能简单，但只要搞懂了其中原理，对于大的系统就能够有依葫芦画瓢的强大效果。-Living in a simple CPU hardware descr iption language design, to achieve relatively simple data transfer processing functions, although the functionality is simple, but as lon
Digital_System_Design_with_SystemVerilog(draft).ra
- This book is intended as a student textbook for both undergraduate and postgraduate students.-This book is intended as a student textbook for both undergraduate and postgraduate students. The majority of Verilog and SystemVerilog books are aimed
Oreilly.Programming.Google.App.Engine.Nov.2009.ra
- E-book: Oreilly.Programming.Google.App.Engine.Nov.2009
Altera_FPGA_develop(QuartusII_7.2_ModelSim_6.5).ra
- Altera FPGA开发说明（QuartusII 7.2 & ModelSim 6.5）.pdf 建立和编译QII项目 modelsim功能仿真 QII引脚分配 modelsim时序仿真（建立Altera仿真库） QII下载 -Altera FPGA Development Descr iption (QuartusII 7.2 & ModelSim 6.5). Pdf project to establish and build QII QII pin ass
Watermarking_While_Preserving_The_Critical_Path.ra
- Watermarking While Preserving The Critical Path
MIT.Press-.Circuit.Design.with.VHDL.(2004).TLF.ra
- This book is a good reference for VHDL Programming. this book is divided into two parts Circuit Design and System Design
Circuit-Design-with-VHDL---V.Pedroni-(2004)-WW.ra
- circuit design with vhdl by Volnei A. Pedroni
Computer-Systems-Design-and-Architecture-chap1.ra
- Computer Systems Design and Architecture
h2
- 加法器 输入信号： 输入数实部Ra，Rb，Rc，Rd，虚部Ia，Ib，Ic，Id的数据宽度均为19位；每次向加法器阵列只能送一个操作数，包括实数R（19bit）、虚部I（19bit）；操作数据a、c、b、d的顺序连续送入，在加法器列中要进行串并变换。 CP脉冲。 输出信号： 输出数实部Ra’，Rb’，Rc’，Rd’，虚部Ia’，Ib’，Ic’，Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
Architecture-for-Dataflow-Graphs-with-Feedback.ra
- Architecture for Dataflow Graphs with Feedback
lectura
- lectu ra para tu puto