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CatchCadCoordinate
- 捕获CAD中鼠表的位置坐标,用VS STADIO 开发 -catch mice CAD table position coordinates with the development of VS STADIO
DecoderSync
- 本程序用来分离出行同步，列同步和场同步信号，分离后可以得到Hs,Vs和，Fs三个同步信号-This procedure is used to separate travel synchronization, the column sync and field sync signals can be separated Hs, Vs, and, Fs 3 sync signal
VHDL
- 1、 输入信号 clk : 时钟（每个象素点的显示时钟） reset : 复位信号 2、 输出信号 vga_hs_control : 行同步 vga_vs_control : 场同步 vga_read_dispaly : 红 vga_green_dispaly : 绿 vga_blue_dispaly : 蓝 3、 技术参数 clk : 24M hs : 30KHZ vs : 57.14HZ -1, input
samlecode.vhdl
- This document lists the basic function of a vhdl code including the entity and ending with archetecture. Also it has a sample code of pwm vs sigma delta signals output.
Microcontroller-VS-FPGA
- about fpga its help full for distinguish between micro controller and fpga.-about fpga its help full for distinguish between micro controller and fpga.
VENDTEST
- 此为实现第14.7.9章所需的激励文件 该代码为门级RTL描述。-Stimulus file to verify Section 14.7.9 the functionality of gate vs. RTL descr iption.
elevmain
- Signal Vs Variable difference code in VHDL
VGA
- vhdl实现VGA接口显示四种图案：横彩条、竖彩条、棋盘格、白屏。文件包含四个模块：clk_div2——二分频（输入50Mhz输出25Mhz）、makecolor产生彩条信号、vgasyn产生行同步hs和列同步vs、行计数器hadddr、列计数器vaddr，vga_main主程序连接前三个模块。-vhdl implementation VGA interface displays four patterns: horizontal color bar, vertical color bars,
UNO
- 为时尚桌游uno牌计分的小程序，vs写的，源码加执行程序，直接可用-a little program for the card game "uno",which can be used to count the scores during your playing.
VGA
- 通过对其编程可输出RGB三基色信号和HS 、VS行场扫描同步信号。当 CPLD接受单片机输出的控制信号后，内部的数据选择器模块根据控制信号选通相应的图像生成模块，输出图像信号，与行场扫描时序信号一起通过15针D型接口电路送入VGA显示器，在VGA显示器上便可以看到对应的彩色图像。-Through its programming output RGB trichromatic signals and synchronization signals HS, VS line field scannin
Reg-vs-Wire
- This book explains about difference between REG and WIRE in Verilog.
xilinx_11
- some impurement of Vhdl libary (floating point vs..)
NoSocAdau1761_zyz
- 在Zedboard上测试Adau1761录放音 郑郁正 1. 这个项目来自网上：Zedboard_d base_project。 2. 项目不是vivado工程，而是ise工程。 3. 项目的功能是将PC机播放的声音从Zedboard的Line In声音口输入，从耳机口输出。 4. 不支持话筒输入，也就是Micphone不起作用。 5. 不支持LineOut喇叭口输出。 6. 输出音量可以通过sw0、sw1选择，组合支持四级音量。 测试上工程时，要制作
VGA_disp
- clk divid 模块为分频电路，对50MHz 系统时钟进行分频产生50M/7Hz 的像素时钟。VGA control 模块为VGA 显示控制电路模块，在像素时钟的驱动下首先产生行频信号，而后对行频信号进行分频产生58Hz 场频信号。由于VS 与HS 信号具有严格的时序匹配，即VS 信号必须为HS 信号的整数倍，以保证在场频信号有效期间，能够完整数行的扫描，本设计利用对行频信号进行计数分频来产生场频信号。-Clk divid module for the frequency circuit,
fast_antilog_latest.tar
- 运行速度不如我的日志代码：166MHz，对于日志的250MHz。 注册输入会带来。 采取与日志相同的资源。-Doesn t run quite as fast as my Log code: 166MHz, vs. 250MHz for the log. Registering the input would bring that up. Takes about the same resources as the log.
vscnfet_1_0_1
- CNFET VS-MODEL verilog-A 描述，用于Hspice仿真模型，优化MOSFET性能- stanford
新建文件夹
- Verilog语音，FPGA产生DE，HS，VE信号()