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VHDL_TIMESET
- 本专题之研究，为使用硬件描述语言VHDL规划成自己所需要的硬件控制电路，配合上FPGA可程序化硬件设备中的相关模组，而发展出一套数位电子钟之控制器实现。-study of the topic, for the use of VHDL hardware descr iption language into their planning the necessary hardware control circuit, coupled with FPGA hardware program to the
SR_Latch
- RS_latch using vhdl, When using static gates as building blocks, the most fundamental latch is the simple SR latch, where S and R stand for set and reset. It can be constructed from a pair of cross-coupled NOR (Not OR) logic gates. The stored bit i
UART
- 基于NIOS2的串口初始化设计程序，在应用中只要加上这个初始化就可完成所有的初始化任务-Based on the serial port initialization NIOS2 design process, in applications, coupled with this initialization can be completed as long as all of the initialization task
choic6-1
- 实现六选一的功能，六位四进制输入，实现同步位选，再加一个译码器就可以实现动态扫描和译码了-Achieve the six elected a function of 6 4 binary inputs, synchronization Choice, coupled with a decoder can be dynamically scan and decode the
cpu-design
- VHDL设计的一个可综合的精简指令集的CPU，加上外围模块，类似与51单片机，当然还缺少很多功能，只是雏形，供大家交流-VHDL design of an integrated RISC CPU, coupled with external modules, exhausted and 51 single-chip, of course, the lack of many features, but prototype for all to share
VSWR_meter
- design a power meter using coupled lines
DE2_70_TV_sobel.7
- DE2_70_TV與DE2_70_D5M_LTM的架構非常類似，都是以SDRAM當做frame buffer，所以若要加上演算法，基本上也是放在SDRAM之前做前處理，或者放在SDRAM之後做後處理。-The architecture DE2_70_TV and DE2_70_D5M_LTM very similar, as a frame buffer, so coupled with the algorithm to, basically on the SDRAM before doing
FFT
- 大功率LED，一般指大于0.65W，这一点不同公司内部也会有不同的标准，因为目前在大功率LED领域还没有形成大家一致认可的行业标准。光强与流明比小功率大，但同样散热也很大，现在大功率大多是单颗应用，加上有效散热面积很大的散热片，也出现了集成在一起的LED灯矩阵，但是散热效果不是很好。小功率一般是0.06W左右的。现在LED手电一般是用小功率用的，光散不散，取决于LED的发光角度，有大角度小角度之分，小角度不散，大角度才散。市面上的手电筒一般是用草帽头做的。效果很好。现在就担心有些厂家不重质量，拿
nano-logic
- 本手册适用于使用NANO-LOGIC CPLD 系列开发板的用户。 一款较高端FPGA 开发板既可以做项目开发也可以配上一个“通用的基础设备接口 板”作为新人培训入门使用 本产品的推出旨在于方便用户扩展基础设备和初学者学习使用。在FPGA 产品的设计 中，在初期调试时为了方便调试和显示程序工作状态，经常会用到大量的调试接口，比 如灯、按键、液晶显示等设备；这些设备既浪费有限的FPGA 资源又浪费宝贵的板卡体 积。本开发板提供了通常用户调试程序所需要的基础输入输出和上位机通
speak3
- 在FPGA上实现简易电子琴功能，再加上了一个实时时钟功能，时钟很稳定，很精准。-The realization of simple electronic organ function in the FPGA, coupled with a real time clock, the clock is very stable, very accurate.
spatiotemporal_computing_core
- 用VHDL实现时空混沌：耦合映像格子(CML)-The spatiotemporal chaos of coupled tent map lattice implemented by VHDL.
ExampleCode_DDS_AD9914
- AD9914是一款直接数字频率合成器(DDS)，内置一个12位数模转换器，目标工作速率最高达3.5 GSPS。(The AD9914 is a direct digital synthesizer (DDS) featuring a 12-bit DAC. The AD9914 uses advanced DDS technology, coupled with an internal high speed, high performance DAC to form a digitally