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display_with_dia
- 本实验仪提供了6 位8段码LED显示电路，学生只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后，选择相应显示位。 本实验仪中 8位段码输出地址为0X004H，位码输出地址为0X002H。此处X是由KEY/LED CS 决定，参见地址译码。 做键盘和LED实验时，需将KEY/LED CS 接到相应的地址译码上。以便用相应的地址来访问。例如，将KEY/LED CS接到CS
cs
- 计数器设计结果用七段数码显示译码器设计,-Counter with seven segment digital display design results decoder design,
st7735r
- TFTLCD 测试 20 PIN的公PIN接口-TFTLCD CS RS WR RD D0~D7
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
EMIFA-WRITE-AND-READ-WITH-CS
- FPGA EP3C16F484C8N与dsp TM320C6748 EMIFA之间的通信程序-the code of communication between FPGA EP3C16F484C8N and dsp TM320C6748 EMIFA
spi_master
- SPI master code: generates CS and tx/rx data
ad976_CS
- FPGA实现AD976的自动采样的Verilog HDL程序，所采用的是AD976的模式二，即采用CS信号，已调试成功-AD976 FPGA to realize the automatic sampling of the Verilog HDL program, the AD976 is the mode 2, i.e., to use the CS signal, already debugging success
fp_prj
- 这是自己编写的一个流水灯程序 通过修改cs的值可实现方向的翻转 但是没有接入案件功能 需要的同学可自行添加 使用quartus12编译 modelsim10.1仿真-This is a program I have written a light water can be achieved by modifying the value of cs direction flip but no access cases feature requires students own add use qu
asynram
- 设计32×6位的RAM，其结构图如图2所示。其中，adr为地址引脚，cs、wr、rd分别为片 选、写和读引脚，din_out为输入输出引脚。当cs=0且wr由低到高（上升沿）时，din上的输 入数据写入adr指示的单元中；当cs=0且rd=0时，adr对应单元的数据在dout数据线上读出。 因wr在上升沿时写入数据，因此可以采用TEC-CA平台上的单脉冲按钮作为wr。-Design 326 of RAM, the structure shown in Figure 2. Which,
yi
- a）以约 100KSPS 的采样率，连续对直流电压进行 AD 转换，将串行结果转换成并行， 显示在数码管上，测量三个以上电压点，分析 ADC 精度。 b）输入信号为 100Hz、幅度约 4.5V 的正极性正弦信号，用 SignalTap II 逻辑分析 仪分析转换结果。 c）实现单次 AD 转换：每按一次键，自动产生CS和一组时钟完成一次转换，将转换结 果显示在数码管上。 -a) sampling rate of about 100KSPS continuous DC
mspi
- 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。这些配置寄存器均要求可读可写。并编写激励进行测试，先写后读，验证功能正确性。SPI接口电路的具体要求如下： （1）输入信号为全局复位信号reset，片选信号cs，串行输入时钟信号sclk，串行数据输入信号sdi和串行数据输出信号sdo。 （2）每个传输周期进行一次16位的数据传输。每个传输周期内共传输24比特的数据，其中最开始的两个比特为10时表示读操作，最开始的两个比特为11时表示写操作，接着6个比特表示地址信息，再接下来
ex_2
- FPGA 代码,可以作为练习VIVADO的使用于学习- CS_r[0] < CS CS_r[1] < CS_r[0] wrreq_r[0] < wrreq wrreq_r[1] < wrreq_r[0] READ_sig_old[0] < READ_sig READ_sig_old[1] < READ_sig_ol
vga_snake
- 这是一个基于VGA显示和PS2键盘的贪吃蛇游戏进入时屏幕提示“enter to play”，W,S,A,D四个CS游戏方向键，可按下P(PAUSE)暂停，进入选择关级，然后按下G（GO_ON）继续。游戏设置9关，每关吃下21个苹果即可过关。蛇的移动速度随着关级增加。每次按下按键都会有蜂鸣器提示声（暂时没有设置声音开关按钮，有兴趣的同学可以自己设计一下）。-This is a VGA-based display and PS2 keyboard greedy snake game when the
adc_interface-master
- adc with fpga serial data transmission miso,mosi,cs,sclk