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搜索资源列表

  1. ch6-ex

    0下载:
  2. 单片机嵌入式/单片机编程 VHDL编程使用程序开发!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1409
    • 提供者:
  1. sinfunction

    0下载:
  2. 用cordic算法实现超越函数,sin,cos用此方法也可以实现其他的sinhx,coshx,ex.代码用verilog编写
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:236798
    • 提供者:yu_leo
  1. EP2C-SOURCE_CODE

    1下载:
  2. 有關於EP2C的一些程序(EX:I2C,FLASH,IRDA,MUSIC,LED,LIGHT,SRAM,UART,PS2,SPI )-EP2C on some of the procedures (EX: I2C, FLASH, IRDA, MUSIC, LED, LIGHT, SRAM, UART, PS2, SPI)
  3. 所属分类:VHDL编程

    • 发布日期:2013-12-01
    • 文件大小:2994600
    • 提供者:鄧志明
  1. EX

    0下载:
  2. Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:4713
    • 提供者:hugo
  1. ex

    0下载:
  2. 用HDPLD实现的高速并行乘法器,其输入为两个带符号位的4位二进制数- HDPLD implementation with high-speed parallel multiplier, the input symbols with two 4-bit binary number
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:41394
    • 提供者:庞永亮
  1. SmartSopc

    0下载:
  2. smartsopc 代码 资料 一看就知道不多说了恩,很好很强大-smartsopc code information is not much to see that the ex said, a good strong
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-11
    • 文件大小:19133188
    • 提供者:邱浩淼
  1. ex

    0下载:
  2. 基于fgpa的电压表程序,VHDL,数字电压表的VHDL设计与实现-Procedures based on fgpa voltmeter, VHDL, digital voltage meter Design and Implementation of VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:2469
    • 提供者:刘辰
  1. ex

    0下载:
  2. 自己写的一个程序 verilog 电子设计大赛20-Himself wrote a program Verilog Electronic Design Contest 2011
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:321487
    • 提供者:张新
  1. verilog-ex

    0下载:
  2. traffic light controller.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:2521
    • 提供者:bikram
  1. SRC

    0下载:
  2. 流水线CPU的verilog实现,包含id,if,ex,mem等部分的源码-an implementation of Pipelined CPU in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7146
    • 提供者:zyh
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