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  1. qdq_ise9migration

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  2. 六人抢答器是旨在模仿答题抢答过程中选手抢答,答题倒计时,主持人控制以及数字清零等步骤。原则上算作是模拟仿真类动手实验,设计难点有筛选抢中的选手,抑制有选手违规抢答,主持人控制答题以及抢答时间,强中或者答题时间到的报警时间,以及在大屏幕上显示时钟倒计时以及抢中的选手编号并且对LED灯进行复位。-Six Responder is designed to mimic the answer in the answer in the answer in the process of players,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:3240541
    • 提供者:冯冬冬
  1. design_1

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  2. 编码锁存器由主持人(start)控制以及 6 名选手输入(xuanshou(6:0))。主持 人信号无效(‘1’)时,将中间变量 Q_Z‘0’赋‘1’,主持人信号有效(‘0’)之后,如果中间 变量 Q_Z‘0’ 为‘1’,这时候 存下选手号的七段码显示,并将中间变量 Q_Z‘0’ 赋值为‘0’,使 下一个选手抢答信号输入无效,达到锁存的效果。最后给抢中输出(q)赋‘0’,表示已经 有选手抢中。-Encoding latch is controlled by the host (start) an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:59389
    • 提供者:张永满
  1. design_2

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  2. 抢答定时器输入端为抢中信号,时钟信号和主持人信号。当主持人信号有效(‘0’)时,时钟信号提供计时,抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号,当抢中信号有效(‘0’)来临时,将时间到信号(sjd)赋值为无效‘1’,并通过1hz时间信号输出时间显示的七段译码信号:经过一个周期,便将倒计时时间减一,并输出对应时间所示的七段译码值。经过5秒(4,3,…..,0)之后,表示时间到,将时间到信号(sjd)赋值为有效(‘0’)。-Responder timer input is gra
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:59993
    • 提供者:张永满
  1. design_3

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  2. 定时器输入端为抢中信号和时钟信号。时钟信号提供计时,抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号,当抢中信号有效(‘0’)来临时,将时间到信号(sjd)赋值为无效‘1’,并通过1hz时间信号输出时间显示的七段译码信号:经过一个周期,便将倒计时时间减一,并输出对应时间所示的七段译码值。经过10秒(9,8,…..,0)之后,表示时间到,将时间到信号(sjd)赋值为有效(‘0’)。 -Timer input is grab the signal and the clock si
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:61115
    • 提供者:张永满
  1. lasted

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  2. 竞赛积分系统。可以计算必答题和抢答题的分数,并对其进行排名。-Contest scoring system. Can calculate the mandatory questions and grab answer scores, and its ranking.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1047
    • 提供者:蒋维
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