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Lab2-PLI
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- 这是基于verilog语言写的，是基于fpga的数字锁相环的设计，用modelsim打开
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- <基于fpga的嵌入式设计上的光盘的第四章第二个实验-err
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- 4位二进制加法器，vhdl实现,外带译码器部分，清晰简洁，可读性好-4-bit binary adder, vhdl achieved decoder part of the bargain, clear and concise, readable good
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- 构建一个DSM模块，实现spartan-3e上的FPGA报警功能-DSM to build a module, to achieve the spartan-3e alarm function FPGA
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- xilinx培训资料，配合相应的PDF文件使用 共20个，先上传一部分，其他的有需要再上传-xilinx training materials, with the corresponding PDF file using a total of 20, first upload a part of, the other the need to re-upload
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- 针对Spartan 3E开发板的实验例程-Spartan 3E development board for the experimental routine
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- lab2 altera about fpja, vhdl
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- xilinx官网edk实验，lab2，用nexys 2 板实验源代码-xilinx edk official website experiments, lab2, with nexys 2 plate test source code
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- D-type storage elements The circuit below contains three different types of storage element: a gated (transparent) D latch, a positive-edge triggered and negative edge triggered D-type flip-flops. Write a VHDL file that instantiates the th
Computer-Architecture-lab2
- 计算机组成实验作业2，fpga开发板，verilog语言编写-Composition of experimental work computer 2, fpga development board, verilog language
part1
- Altera DE2 开发板试验2 第1部分VHDL答案-Altera DE2 Lab2 part1 VHDL answer
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- Altera DE2 开发板试验2 第2部分VHDL答案-Altera DE2 Lab2 part2 VHDL answer
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- Altera DE2 开发板试验2 第3部分VHDL答案-Altera DE2 Lab2 part3 VHDL answer
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- Altera DE2 开发板试验2 第4部分VHDL答案-Altera DE2 Lab2 part4 VHDL answer
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- Altera DE2 开发板试验2 第5部分VHDL答案-Altera DE2 Lab2 part5 VHDL Answer
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- This is basic of vhdl
lab2
- Verilog lab2 is used for learning vivado