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  1. carslight

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  2. 输入信号:左转弯传感器LH,右转弯传感器RH和紧急制动或慢行传感器JMH,另外,汽车尾灯主要是给后面行使汽车的司机注意。为了使尾灯的光信号更明显,采用亮灭交替的闪烁信号,其闪烁周期为2秒,即尾灯亮1秒,灭1秒,再亮1秒…。在图9-21中设置了一个1秒时钟的输入信号CP。 输出信号:输出共设两个,左面一个尾灯,右面一个尾灯,既左转弯时指示灯LD和右转弯时指示灯RD。-input signal : LH sensor made a left turn, Peccant RH sens
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2093
    • 提供者:li
  1. keyboard4_4

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  2. 该代码是4乘4标准键盘扫描程序的源代码,用VHDL编写的,我在调试的时候忘记设置复位键了,大家也要注意了-The code is 4 x 4 standard keyboard scan a program's source code, prepared by the use of VHDL, I remember when debugging set the reset button, we have to pay attention to the
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1266
    • 提供者:yuxyoo
  1. RS485EN

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  2. RS485的双向通信处,正在为此头疼的同学们可要注意了,这个可以解决你们双向通信过程中的很多问题哦-Two-way RS485 communications, the headache is to this end they' ll pay attention to the students, this two-way communication you can solve many problems in the course of oh
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:151216
    • 提供者:江山
  1. 11

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  2. VHDL语法的支持范围是不一样的,以下程序中的某些语句可能不能运行在所有的软件平台之上,因此程序可能要作一些修改,同时务必注意阅读程序中的注释。以下部分程序为txt格式,请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同,也请自行修改。 如发现错误请来信指正或在BBS上提出。 -VHDL syntax support is not the same as the scope, the following procedures for some of the st
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1266
    • 提供者:夏巍
  1. dec3_8

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  2. 有VHDL写的一个38译码器,并付仿真波形.-VHDL has written a decoder 38, and pay the simulation waveform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:57754
    • 提供者:陈阿水
  1. DesignReuseMethodology

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  2. 本文介绍了在进行FPGA设计,特别是SOC设计时,为了保证顺利移植,重新利用原有程序,而应该注意的一些基本问题和方法,本文由xilinx提供,但对所有的FPGA的使用者都有非常好的借鉴意义。-In this paper, during the FPGA design, especially in SOC design, in order to ensure a smooth transfer, re-use of existing procedures, but should pay atten
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:184827
    • 提供者:程南
  1. FPGA

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  2. FPGA工程师作为目前比较热门的职业,相对薪酬比较高,要求FPGA有一定深度的理解和应用的能力,面试的题目也比较难,这些是一些公司题目的汇总-FPGA Engineer, as the current hot jobs, the relative pay is relatively high, the requirements FPGA must have the depth of understanding and application of the ability to interview
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:107079
    • 提供者:萨法
  1. FPGA_Design_experience

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  2. 讲解了在FPGA中时序设计时应该注意的问题,并分享了设计经验-On timing in the FPGA design should pay attention to the issue and to share the experience of the design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:901597
    • 提供者:zw1292
  1. watch

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  2. 用VHDL设计实现秒表功能:秒表功能包括开始/暂停键和清零键,精度要达到0.01秒,所以计数显示共有八个数码管,而每个数码管又有八个管脚,因此采用扫描显示的方法,减少管脚数量。时钟脉冲由最低位给入,采用异步方式驱动更高位的计数,时钟频率应该为100Hz,通过数码管显示,共有八个数码管,所以扫描频率应在100Hz的8倍以上。(付按键消抖代码)-VHDL design with a stopwatch functions: stopwatch features include Start/PAUSE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:27292
    • 提供者:李月
  1. 61003107

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  2. 公 共 电 话 通 话 计 费 系 统 在本课程中所选择的课题是用Verilog HDL实现的公共电话。该公共电话所实现的功能有打电话、修改密码。 公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。-The pay phone converses to charge system In this course the topic chosen is use Verilog HDL carry out of pay phone.The function carri
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:399020
    • 提供者:杨进
  1. 2

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  2. FPGA设计中几个基本问题的分析及解决 多时钟系统,时钟设计,时钟歪斜,门控时钟,毛刺信号及其消除,FPGA中的延时设计,FPGA设计应注意的其它问题-FPGA design analysis of a few basic questions and solve multi-clock system, clock design, clock skew, clock gating, and the elimination of burr signal, FPGA design of the d
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:47735
    • 提供者:江凯
  1. timing_design_of_fpga

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  2. 主要是,fpga,cpld设计时的时序设计需要注意和考虑的问题-Mainly, fpga, cpld design design need to pay attention to the timing of the issue and consider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:967293
    • 提供者:沧海一笑
  1. dds5.0

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  2. DDS电源设计,使用时须将SIN_ROM.VHD中的LPM_FILE修改为个人MIF文件的路径,本套程序中包含多个MIF文件,注意选用合适的文件。-DDS power supply design, use of LPM_FILE SIN_ROM.VHD shall modify the path for personal MIF file, this set of procedures in multiple MIF files, pay attention to choose the appr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:343715
    • 提供者:daniel
  1. FPGA

    0下载:
  2. FPGA设计的设计思想与技巧,以及Verilog编程的应该注意的问题,对FPGA入门很有帮助。-The design and FPGA design techniques and Verilog programming should pay attention to the question of entry helpful FPGA.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:260321
    • 提供者:陈洁
  1. meter_bucket_renew

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  2. 实现一个简单的令牌桶算法(按照固定速率向桶中放钱。 传送信息包要按照大小花钱买。 钱够了就送出 钱不够就要等候储蓄 )-Implement a simple token bucket algorithm (Putting the money into the bucket at a fixed rate and pay the price according to the information size which you need to send. The informati
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1486
    • 提供者:Mintsiang
  1. reference

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  2. 自己做IC课程设计的成果,用Verilog语言进行编写的。 主要是基于IEEE802.3的交织和解交织。中间可能有在解交织的时候,信号有一些移位,最初编写的时候自己没有发现,注意用的时候改正下。 还有是一些的实际项目中的代码,很具有参考价值-These are our IC design curriculum outcome, written with Verilog language. It is mainly about the interleave and deinterle
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:668099
    • 提供者:gy
  1. SRAM--SDRAM--FLASH

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  2. SRAM和SDRAM的区别,存储器之间的区别-The difference between SRAM and SDRAM, pay attention to the difference between them
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3866
    • 提供者:Zhang
  1. quartus-II

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  2. quartus2的中文用户教程,交你最基础的入门知识和操作-quartus2 Chinese user tutorial, pay you the most basic knowledge and operation of entry
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:845544
    • 提供者:李小龙
  1. eetop.cn_C8051

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  2. C8051代码,供大家参考使用,需要的抓紧下载吧-C8051 code for your reference, pay close attention needs to download it
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:739155
    • 提供者:lizixi
  1. audio_test

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  2. DE2上1HZ单音频输出,声音较大,需要注意音量-DE2 on the 1HZ single audio output, sound large, need to pay attention to the volume
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:4353745
    • 提供者:lslray
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