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引爆器
- 数字密码引爆器的输入描述：1、 在开始输入密码以前的等待状态，首先要按READY键，表示目前准备就绪，可以输入数字密码；2、 当引爆事件发生后，应该回到等待状态，设置WAIT_T键；3、 如果输入密码不正确，此时要操作READY和WAIT_T是不起作用的，必须由设计人员重新设置到等待状态，设置SETUP键，SETUP为内部按键，操作人员应该不能接触；4、 确定密码输入后，要设计一个点火按键FIRE；-digit passwords detonated's input Descr ipti
assignmentP2
- 1. Access the relevant reference books or technical data books and give accurate definitions for the following timing parameters: (1) propagation time tPD, (2) transition time tTD, (3) setup time tSU, (4) hold time tHD, and (5) clock-to
EP2C8_SDRAM_FLASH
- NIOSII FLASH设置程序范例，sopc应用-NIOSII FLASH setup example, sopc application
FPGA_FIFO
- 使用Verilog编写的同步FIFO，可通过设置程序中的DEPTH设置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中写入数据， FIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。-Prepared by the use of Verilog synchronous FIFO, through the setup program in the FIFO depth DEPTH settings, FIFO_WRITE_CLOCK rising
digitalclockvhdl
- EAD设计VHDL语言环境数字时钟数码管显示方案，包括时间设置、调整等。-VHDL language environment EAD design digital digital clock display, including time for setup, adjustment.
ARM7_verilog
- arm 7 verilog code used setup soc
alarm
- （1）：最基本的时间设定与校准功能； （2）：闹钟定时功能，以及闹钟响铃功能； （3）：一定条件下可以实现闹钟的时间自动修改功能； （4）：当前时间为整点时实现整点报时功能。 （5）：定时显示与计时显示可以实现任意切换 -(1): the most basic function of time for setup and calibration (2): clock timing, as well as the ringing alarm clock function
santhosh_multiplier
- This has verilog code for multiplication.. It will be useful for beginners of verilog.. The testbench for multiplier is also attached with the file setup. Comments are welcome
FPGACPLDicsetup
- 这个是快速设置fpga和cpld的方法和注意的事项，比较有用，学习fpga和cpld的朋友可以看一看。-this is a setup for fpga and cpld.
setup-hpld
- 本文描述了fpga中的亚稳态时如何产生的，以及如何计算亚稳态的平均无故障时间。对了解亚稳态有帮助。-This paper describes the sub-fpga how the steady state, as well as how to calculate the metastable MTBF. The understanding of metastable helpful.
PLD_tips
- PLD设计技巧——消除组合逻辑产生的毛刺 PLD设计技巧——采用同步电路设计 PLD设计技巧——提高FLEX器件的系统速度 PLD设计技巧——如何处理内部三态电路 257K PLD设计技巧——多时钟系统设计 314K PLD设计技巧——用单片机配置FPGA PLD设计技巧——如何处理建立/保持(Setup/hold)时间 -PLD design skills- to eliminate glitches generated by PLD combinati
synplicity_license_lin_ug
- Synplicity Linux License Configuration and Setup Guide，Linux下License配置与环境建立手册，那是相当的不错喔！-Synplicity Linux License Configuration and Setup Guide, Linux configuration and the environment established under the License Manual, which is pretty good Oh!
tc
- 这是一个tc的安装程序，适合用tc的人，安装简单，运行也很简单。-This is a tc setup for people who use tc simple installation, operation is simple.
Mimasuo
- 设计要求(黑体小四，1.5倍行距，段前0.5行) 1）密码预先在内部设置，可以设置任意位密码，这里采用6位十进制数字作为密码； 2）密码输入正确后，密码器将启动开启装置。这里密码器只接受前6位密码输入，并以按键音提示，多余位数的密码输入将不起作用； 3）允许密码输入错误的最大次数为三次, 密码错误次数超过三次则进入死锁状态, 并发出警报 4）报警后，内部人员可以通过按键SETUP使密码器回到初始等待状态； 5）密码器具有外接键盘，可以用来输入密码和操作指令； -Desi
Libero8.3
- 介绍了 Actel FPGA 的集成开发环境 IDE 的使用，从软件的安装和设置，以及 通过一个简单的例子说明如何使用 IDE中集成的第三方软件，如：Synplify、ModelSim等，可以帮助读者快速入门，缩短开发时间。-Actel FPGA introduced the use of IDE integrated development environment, from software installation and setup, as well as through a sim
quartus10.0-crack
- quartus10.0破解文件#用于Quartus II 10.0 ： #将sys_cpt.dll覆盖掉安装目录即可。 #把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus II 10的Tools菜单下选择License Setup，下面就有NIC ID)。 #在Quartus II 10的Tools菜单下选择License Setup，然后选择License file，最后点击OK。 #注意：license文件存放
Final
- This module contains a digital clock which can enables clock setup option and up to four alarms. This was targeted Virtex-5 FPGA (ML501) and interfaced with LCD display. and center, north and east push buttons.
Example-4-1
- FPGA中存储器设计实例，包括设定与仿真，适合初学者使用-FPGA, memory design examples, including the setup and simulation, suitable for beginners
vhdl-dianziwannianli
- 基于FPGA的电子万年历，此电子万年历系统主要有8个模块分别设计1. 主控制模块 maincontrol 2. 时间及其设置模块 timepiece_main 3. 时间显示动态位选模块 time_disp_select 4. 显示模块 disp_data_mux 5. 秒表模块 stopwatch 6. 日期显示与设置模块 date_main 7. 闹钟模块 alarmclock 8. 分频模块 fdiv -FPGA-based electronic calen
setup-procedure_ee4305
- xilinx user guide,how to setup xilinx