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搜索资源列表

  1. sys_0820

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  2. 使用VHDL语言描述AD0809芯片功能,实现芯片的硬件描述-The use of VHDL language descr iption AD0809 chip function, the realization of chip hardware descr iption
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-28
    • 文件大小:10910782
    • 提供者:李冰
  1. usb_blaster

    0下载:
  2. 文件列表(日期:2005080604~2009101613)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2368423
    • 提供者:zhaojun
  1. USB_Blaster_SCH_PCB

    0下载:
  2. 兼容ALTERA公司的USBBlaster下载线的原理图和PCB文件-ALTERA compatible with the company' s USBBlaster download line schematic and PCB files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:3165383
    • 提供者:zhangwei
  1. altera_blaster

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  2. altera usb 下载线DIY完全资料-altera usb blaster
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1649871
    • 提供者:ocean
  1. jtagdownload

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  2. alter cpld下载线制作方法集合,自己做就行,不用花40元去买了-alter cpld download cable production method of collection, make their own on the line, do not have to spend 40 yuan to buy a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:2455600
    • 提供者:高兵
  1. sim_uart

    0下载:
  2. uart 收发器 verilog 代码,实现自收发功能 sys clk = 25m, baud 9600 停止位1, 无校验位; 代码实现了串口自收发功能,及把从 PC 收到的内容都发送会 PC, 其他波特率,自行修改代码即可,在 alter 的FPGA 上调试通过; -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no par
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:2434
    • 提供者:周西东
  1. freefifo

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  2. 一个同步fifo的测试程序,里面包括fifo的源程序-a test program of sys fifo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:5499
    • 提供者:庄敏敏
  1. Sys-gen

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  2. System Generator 多媒体处理算法实现。包含很多实例,是一个提高教程。-System Generator multimedia processing algorithms. Contains many examples, is an enhanced tutorial.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1827237
    • 提供者:hucy
  1. Ram_FIFO

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  2. 同步fifo 适合学生使用 深度为十六 适合刚入门的学生联系堆栈-sys fifo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-28
    • 文件大小:1101
    • 提供者:周晓辰
  1. fft

    0下载:
  2. 因此,即便使用ISR而不是HWI,他的中断延时也是蛮大的,因此,我想知道,对于这种强实时的应用如何考虑,裸跑我认为可能比SYS/BIOS还要好一些。(Square brackets ( [ and ] ) identify an optional parameter. If you use an optional parameter, you specify the information within the brackets. Unless the square brac)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:176128
    • 提供者:zchzch
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