1. RISC工作每执行一条指令需要八个时钟周期。RISC的复位和启动通过rst控制，rst高电平有效。Rst为低时，第一个fetch到达时CPU开始工作从Rom的000处开始读取指令，前三个周期用于读指令。 在对总线进行读取操作时，第3.5个周期处，存储器或端口地址就输出到地址总线上，第4--6个时钟周期，读信号rd有效，读取数据到总线，逻辑运算。第7个时钟周期，rd无效，第7.5个时钟地址输出PC地址，为下一个指令做好准备 对总线写操作时，在第3.5个时钟周期处，建立写的地址，第

实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements: