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  1. AnEfficientDouble-FilterHardwareArchitectureforH.2

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  2. 在此提出了一種新穎的硬體結構 實時執行的自適應去塊效應 過濾過程中指定的H.264/AVC視頻編碼 標準。-In this paper,a novel hardware architecture for real-time implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding standard, is presented.The deb
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:799604
    • 提供者:張哲銘
  1. verilog_a_modeling

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  2. verilog-a 建模,在Cadence 中建立一个二级运放的VerilogA行为级模型,并进行建立时间等等仿真,以及对S/H电路的建模和仿真。 -verilog-a model in Cadence to create a secondary op amp VerilogA behavioral model and the simulation set-up time, etc., as well as S/H circuit modeling and simulation.
  3. 所属分类:VHDL编程

    • 发布日期:2013-09-04
    • 文件大小:2041849
    • 提供者:史培霖
  1. e_clock

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  2. (1) 具有时、分、秒计数功能,且以24小时循环计时; (2) 计时结果要用6个数码管分别显示时、分、秒的十位和个位 -clock can show time on 24hours,also can show it on h,min and sec
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:37861
    • 提供者:Arenas Wang
  1. System_Demons

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  2. 0.最简单的SystemC程序:hello, world. 1.用SystemC实现D触发器的例子,同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v(verilog代码)翻译过来的。 3.如何在SystemC中实现延时(类似verilog中的#time)的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件,重载了=和<<操作符。这其实
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:532875
    • 提供者:sdd
  1. RTP_h_264

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  2. RTP 协议是IETF ( Internet Engineering TaskFo rce) 在RFC1889 中给出的, 是专门为交互式音频、视频、仿真数据等实时媒体应用而设计的轻型传输协议。RTP 被定义为在一对一或一对多的传输情况下工作, 其目的是提供时间信息和实现流同步。RTP 通常使用UDP来传送数据, 但RTP 也可以在TCP 或A TM 等协议下工作.对H.264网络开发有何大帮助- The RTP protocol is given in RFC1889 by IETF (I
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:116350
    • 提供者:李国
  1. Project2

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  2. 1、 硬件部分包括AT89C52、LCD1602和4个独立按键 2、 使用定时器0产生10ms的定时中断,作为时钟基准和软件定时器的基准。 3、 系统使用两个软件定时器Tkeyscan和Tdisplay。 Tkeyscan用来独立按键模块的定时扫描,每次扫描结合按键状态机的当前状态判断按键的有效性(消抖)及其时长(长按还是短按)。 Tdisplay用来定时激活LCD1602的显示(200ms一次,可自行修改)。 4、 整个系统在四种状态间流转:DISPL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:73444
    • 提供者:杨若
  1. bluespec-h264_latest.tar

    1下载:
  2. H.264硬件视频解码,采用verilog代码设计,支持1.5M时钟下30bps的QCIF分辨率的实时视频解码-H. 264 hardware video decoder, use verilog code design, support under 1.5 M clock 30 BPS QCIF resolution of real-time video decoding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-09
    • 文件大小:16857954
    • 提供者:YUKAI ZHANG
  1. spwm3

    0下载:
  2. 通过0,1序列来产生所需SPWM信号,带死区时间。可通过该SPWM信号通过H桥式电路控制电流形状。-The time required to generate SPWM signals with dead by 0,1 sequence. By H-bridge circuit to control the current through the SPWM signal shape.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3899613
    • 提供者:typ
  1. H.265视频压缩的FPGA实现

    2下载:
  2. 使用verilog语言实现H.265压缩算法,能够实现实时视频数据的压缩传输(Using Verilog language to realize h.265 compression algorithm can realize the compression and transmission of real-time video data)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-05-24
    • 文件大小:14726144
    • 提供者:xiaotaiy
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