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搜索资源列表

  1. m_sequencer

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  2. m序列发生器,长度可以变化,此处使用长度为40 的移位寄存器。反馈函数使用的是:x40+x5+x4+x3+1-m sequence generator, the length can be varied. here the length of the shift register is 40. Feedback function : x40+ x5+ x4+ x3+1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:136759
    • 提供者:李雪茹
  1. 5_5-filter

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  2. 5×5滤波器,使用Xilinx的Sytem Generator For DSP实现。滤波效果显著。-5 x5 filter, use the Generator Xilinx Sytem For DSP realized. Filtering effect is remarkable.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:162679
    • 提供者:helloasong
  1. MYCRC

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  2. 由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA,因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致,能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项,其表达式为:X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计,对于数据头和数据尾分别由不同的状态来处理。在本模块中,使用了for循环,这会消耗较多的FPGA资源,但
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:4311
    • 提供者:陈建
  1. weimafashengqi-achieved-by-verilog

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  2. 该代码用Verilog语言实现了M序列的伪码产生,伪码特征方程为X13 +X7+X5+1,已通过仿真验证。-The code in Verilog realize the M-sequence pseudo-code generation, pseudo-code characteristic equation for the X13+ X7+ X5+ 1, it has been verified by simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3077
    • 提供者:daruili
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