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搜索资源列表

  1. zz.rar

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  2. 键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz ,Keying increase/decrease counter to 20MHz system clock by the divider available after 5M, 1M, 100K, 10K, 5K, 1K, 10Hz, 1Hz
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:489247
    • 提供者:zuoshu_2008
  1. allot1_4

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  2. 设计一个双1路到4路的数据分配器电路 设计要求: (1)1路到4路数据分配器其逻辑功能表如表3.2.2所示,试用行为描述方式写出设计块对其逻辑功能进行描述。 表3.2.2 数据分配器功能表 S1 S0 Out0 Out1 Out2 Out3 0 0 in z z z 0 1 z In Z Z 1 0 Z Z In z 1 1 Z Z Z in-1 way to design a dual 4-way data distributor circuit design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:136777
    • 提供者:mowensui
  1. zz

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  2. 用verilog实现的PS2和VGA程序,仿真通过-PS2 and VGA verilog implementation of the program, through simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:773389
    • 提供者:hr
  1. ZZ

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  2. 基于VHDL硬件描述语言,对CPSK调制的信号进行解调-cpsk feichanghaoyong nizijimanmankan
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:568
    • 提供者:王立志
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