搜索资源列表
SHUMAGUAN
- 在4位数码管上显示1234四个数字，可对静态和动态显示进行控制-In 4 digital tube display four 1234 numbers, can be static and dynamic display control
Digital-Capacitance-Meter
- full schematic for implimentation
Power-supply-acquisition
- 可调稳压电源，基于单片机STC12C5A60S2，可调稳压输出，7段共阴数码管显示。1.25V至37V，精度0.1v。-Adjustable power supply, based on single-chip STC12C5A60S2, adjustable voltage output, 7-segment common cathode digital display. 1.25V to 37V, the accuracy of 0.1v.
shukongdianyuan
- 数控电源,文件包含sch、pcb和stc单片机程序-digital control systems,sch,pcb,stc
freq_divider7
- 本程序为七分频数字电路的实现，采用VHDL语言编程，采用常见的奇数次分频方法实现，进仿真证实可用。其他奇数次可以直接修改程序中相关参数值即可直接移植引用-This procedure is the seventh-frequency digital circuits implemented using VHDL language programming, using a common method to achieve the odd division into simulation confi
digital-clock-circuit-.ms13
- 数电_Multisim设计_数字时钟电路 (显示时:分:秒 CP 频率 f 1Hz) 【电路说明】 1 基于 74LS160 做三个计数器(时:24 进制,分:60 进制,秒:60 进制) 2 秒针计数器完成一次计数后,进位给分针计数器的 P 和 T。 分针计数器完成一次计数后,进位给时针计数器的 P 和 T。-Digital circuit _Multisim design _ digital clock circuit (Display: hours: minutes
lv-maxsonar-ez
- With 2.5V - 5.5V power the LV-MaxSonar® - EZ1™ provides very short to long-range detection and ranging, in an incredibly small package. The LV-MaxSonar® -EZ1™ detects objects 0-inches to 254-inches (6.45-meters) and provi
dpll
- 数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis
SHUMAGUAN
- 实现了单片机与数码管连接，且数码管动态显示0-F十六个字符-To achieve a single-chip and digital control, and the digital tube dynamic display 0-F sixteen characters
Elevator_controller_based_on_74
- 基于74系列数字芯片的8层电梯控制器，Multisim13仿真-An 8- layer elevator controller based on 74 series digital circuit chip.
lesson1
- Quartus 乘法器搭建 ，数字电路实验例程，初学者可参考-Quartus multiplier build, digital circuit experimental routines
8只数码管滚动显示单个数字
- 基于C51单片机，使用数码管滚动显示单个数字(Digital tube scrolling shows a single number)
fir_bandpass
- FPGA实现有限长的滤波，学习DSP的基本要求(Implementing finite length digital filtering)
8位数码管显示相同字符(模仿数码管段位码)
- 74ls138和74ls48运用的8位数码管静态显示(74LS138 and 74ls48 use 8 bit digital tube static display)
AD5242-master
- 数字电位器AD5242头文件，可供电路开发时调用(Digital potentiometer AD5242 header file for circuit development calls)
数字电位器-X9C104
- 这是一份数字电位器X9C104的文档，该芯片由intersil公司出品，3线串行接口，99个电阻单元，5V电源供电。(This is a digital potentiometer X9C104 document, the chip produced by INTERSIL company, 3-wire serial interface, 99 resistor units, 5V power supply.)
Proteus平台8086的交通灯汇编语言实现
- 基于proteus平台，采用8086处理器，利用汇编语言编写，可作为微机原理课程设计。设计一套十字路口的交通灯管理系统，通行时间（或禁止时间）30秒，准备时间3秒，在准备时间里黄灯闪烁3次，闪烁频率为0.5秒，周而复始。若有紧急情况（救护车通过），申请中断，四个方向全部红灯，10秒后重新开始。（进一步设计，可以利用实验箱上的多位数码管显示两个方向的倒计时，或LED点阵显示停、行汉字或动画）(Based on the Proteus platform, using 8086 processors
Responders
- 本设计为多路智能抢答器，所以这种抢答器要求有不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别；对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。(This design is multi-channel intelligent responder, so this responder requires different groups of rush answer input signal, and can id
A4_Clock_Top1
- 描述了一个数字时钟，同时通过按键调整时间(descr iption of a digital clock, at the same time adjustment of time by keys)
dpll源程序
- 一种设计数字锁相环的思路，包含异或鉴相器、k模可逆计数器、脉冲加减计数器、N分频器等，实现相位的锁定。(A design of digital phase locked loop (PLL) consists of a phase discriminator, a K mode reversible counter, a pulse addition and subtraction counter, a N frequency divider and so on, to lock the pha