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GaussDOG
- 利用DK+Handel-C工具实现SIFT算法的前期预处理功能(高斯DOG图像序列生成)的源代码。 DK+Handel-C工具能直接把基于C语言的设计转变为优化的HDL(可以实现：C到VHDL、C到Verilog、C到EDIF等的自动生成)，进而通过FPGA实现。从而保证了各种复杂的高难算法在工程应用的实时性，为许多复杂算法具体工程实现提供了重要技术手段。 源代码采用Handel-C语言编程(Handel-C由C/C++演化而来)，在DK环境中运行，可以自动实现C到VHDL、C到Veri
sobel_edge_det
- 这是基于verilog语言的sobel检测的硬件语言设计，简单可用。-sobel verilog
FPGA_DVI_receiver
- 基于verilog编写的DVI解码器设计，同时也适用HDMI解码-dvi receiver and HDMI receiver
verilog
- bresenham算法是计算机图形学中为了“显示器（屏幕或打印机）系由像素构成”的这个特性而设计出来的算法，使得在求直线各点的过程中全部以整数来运算，因而大幅度提升计算速度。-Bresenham algorithm is computer graphics for display (screen or printer) is made up of pixels and the characteristics of the designed algorithm, all made in the
ov7620
- ov7620摄像头的设计与使用，是verilog程序-ov7620 camera design and use, is verilog program
DWT_verilog-code
- 图像压缩是图像处理中的一个重要课题，在减少图像尺寸以实时传输和存储方面起着非常重要的作用。许多标准推荐使用DWT进行图像压缩。DWT的计算复杂度对基于DWT的图像压缩算法的实时使用提出了重大挑战。在本文中，我们提出了一种改进的提升方案来计算近似和详细的DWT系数。修正的方程使用右移运算符和6位乘法器。计算中的层级减少到一个，从而最小化延迟和增加吞吐量。ViTEX-5 FPGA上实现的设计工作在180 MHz，功耗小于1W的功率。该设计占用了FPGA上不到1的LUT资源。所开发的体系结构适合于FP