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cpld
- 一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计-a handy integer frequency divider circuit assures you like to be able to achieve arbitrary integer frequency circuit design
liushuideng
- 用verilog实现流水灯，适合cpld平台, 已经仿真成功的-Lights to achieve water use verilog for cpld platform has been successful simulation
sram216
- SRAM IS61LVC12824,读写控制程序，用CPLD 95216设计-SRAM IS61LVC12824, read and write control procedures, with the design of CPLD 95216
AD_DA
- dsp2407+cpld的实验版源程序中的ad_da输入转换源程序，其中引出的是16通道中的0和8通道。-dsp2407+ cpld experimental version of the source of ad_da input conversion source, which leads the 16-channel and 8 channel 0.
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
UART_RS232(VHDL)
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作状
9536
- Xilinx user constraints file for the cpld xc9536 or xc9536xl or xc9572 or xc9572xl
AVR
- java单片机与CPLD综合应用技术电子元器件识别与检测经典入门教程-java integrated application of MCU and CPLD technology electronic components identification and detection of classic introductory tutorial
SPI-Core_nguyen
- SPI Master Core HDL: VHDL 93 Compatibility: all FPGAs, CPLDs parameterization: - variable data width - Phase/polarity configurable - selectable buffer depth - serial clock devision due to system clock package usage: IEEE
doGetFile
- 电气与电子工程专业，用于控制电机自动运行的CPLD程序代码-design for lift control
CAN-IP-Core
- CAN IP Core can硬件的IP核，用于cpld和fpga编程can接口-CAN IP Core