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  1. HanoiTower

    1下载：
  2. 使用Verilog HDL 以及VHDL语言，运用FPGA中的VGA显示原理以及键盘控制原理，开发汉诺塔简易游戏(The use of Verilog HDL and VHDL language, the use of FPGA in the VGA display principle and keyboard control principle, the development of Hanoi simple game)

  3. 所属分类：VHDL/FPGA/Verilog

  1. digital_clock

    1下载：
  2. vivado 学习资料 数字时钟设计 新建工程后导入相关文件（source）(digital clock Vivado learning materials Digital clock design, new construction, import related documents (source))

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：2048
    • 提供者：kkoogqw

  1. 夏宇闻Verilog经典教程

    1下载：
  2. 夏宇闻经典教程，里边有几个章节讲的比较好，初学者可以参考(Xia Yuwen classic tutorial, there are a few chapters about the better, beginners can refer to)

  3. 所属分类：VHDL/FPGA/Verilog

  1. FPGA设计高级篇（Xilinx版）

    1下载：
  2. FPGA设计的高级篇，xilinx出品，适合已经入门想要进阶的学习(FPGA design advanced article, Xilinx produced, suitable for already started, want advanced learning)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：1705984
    • 提供者：wqywqy

  1. axi3_axi4_perfect

    1下载：
  2. 介绍AMBA，axi3 与 axi4的一些基本知识，并详细介绍了传输特性(Introduction to AMBA. Some features between axi3 and axi4 and transfer features)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：953344
    • 提供者：疯释怀

  1. code

    1下载：
  2. 使用HLS实现的能进行手写识别的CNN网络，使用的是MNIST数据集(Realize CNN network using HLS tool)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：9216
    • 提供者：蔡宇杰

  1. Vivado--设计流程指导手册-(含安装流程与仿真)

    1下载：
  2. vivado设计流程指导文件，里面包含有软件安装流程以及仿真流程(Vivado design flow guidance document, which contains software installation process and simulation process)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-14
    • 文件大小：3169280
    • 提供者：bikey

  1. ADS7946

    1下载：
  2. 关于ADC7946的驱动，使用Verilog语言写的。亲测没有任何问题(The driver module about the ADC7946)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：1024
    • 提供者：飞翔田鸡

  1. f32c-master

    1下载：
  2. FPGArduino源码，f32c：VHDL的MIPS和RISC-V指令集实现(FPGArduino source code, f32c:VHDL MIPS and RISC-V instruction set implementation)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-18
    • 文件大小：3957760
    • 提供者：Peter Bee

  1. 定点乘法器设计

    1下载：
  2. 讲解FPGA逻辑设计的乘法器设计方法，优化逻辑资源(Explain the multiplier design method of FPGA logic design and optimize logic resource)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-23
    • 文件大小：413696
    • 提供者：小雷tongzhi

  1. jtag fsm

    1下载：
  2. jtag接口的状态机实现，李庆华《通信IC设计》随机代码(State machine implementation of JTAG interface)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-18
    • 文件大小：2048
    • 提供者：xilingsnow

  1. 简易数字钟

    1下载：
  2. 基于basys3的简易数字钟，可用于vivado开发环境入门，功能有计时和显示模块。(Basys3 based simple digital clock, vivado development environment can be used for entry, function, timing and display module.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-10-18
    • 文件大小：349184
    • 提供者：三斤泽
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