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StdAfx
- 本资料是WENCE的重要技术是不可多带的资料 希望对嵌入式技术的人员有所帮做
cos
- FPGA实现正弦，余弦的计算，verilog语言-FPGA realization of sine, cosine calculation, verilog language
cu
- 用VHDL硬件描述语言编写数码管译码显示-Using VHDL hardware descr iption language decoding digital tube display
rshift1
- right shifter using vhdl,
cede
- 计算测地距离，测地距离是众多距离的一种，在高维流行数据分布空间上，欧式距离不再适用，这时就可用到欧氏距离-Computing geodesic distance, geodesic distance is a large distance, popular in high-dimensional data distribution space, the Euclidean distance is no longer applicable, then you can use the Euclide
pulse
- 实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the main function is to produce a
IC61LV256-15TC
- 用vhdl实现的IC61LV256-15TC控制程序，调试已通过-Implemented using vhdl IC61LV256-15TC control procedures, testing has passed
txm
- txm 传输模块，处理并信号转成窜行信号 -txm transmission module, process, and channeling the line signal into a signal
filter_lowpass
- 基于Verilog的低通滤波器的设计与实现-Based on the Verilog low-pass filter of design and implementation
fangan4
- 产生占空比可变pwm，两个按键改变占空比- changeble pwm
collectdata_top
- 视频数据通过SAA7113芯片，转换成数字信号，数据采集verilog代码-SAA7113 data collect verilog code
lesson7_work3_16_
- 由上位机发送1给单片机时，蜂鸣器以400ms频率发生，2时200ms，3时100ms，4时关闭蜂鸣器-When sending a PC to the microcontroller, the frequency of occurrence of the buzzer to 400ms, 2:00 200ms, 3 时 100ms, 4 closing buzzer