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  1. divisor

    0下载:
  2. Time divisor vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:804
    • 提供者:Avatar
  1. music

    0下载:
  2. 通过一个晶振信号的输入,经过分频和音高的编程,实现输出音乐。用外置的蜂鸣器经行发音。-Through a crystal input signal, the frequency and pitch programming to achieve the output of music. After the buzzer with external line pronunciation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:804
    • 提供者:yuexiangrui
  1. mvhdl

    0下载:
  2. 此文件中包含m序列发生器详细的vhdl源码,欢迎各位下载-it is a file of m porducor based on vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:804
    • 提供者:吴铭宇
  1. MARYUWA

    1下载:
  2. c语言编写的DSP程序,用Yule-Walker方程,采用levinson递推实现功率谱估计。-c language of the DSP program, with the Yule-Walker equations, levinson recursion to achieve power spectrum estimation.
  3. 所属分类:DSP program

    • 发布日期:2017-03-31
    • 文件大小:804
    • 提供者:zl
  1. BtoGray.vhd

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  2. Binary to gray converter in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:804
    • 提供者:Mitchell
  1. new.tar

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  2. Ordinary multiplier design in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:804
    • 提供者:jo
  1. bujin

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  2. 驱动4相五线步进电机的8分步,用于调速、正反转、基本的方法。-Drive 4-phase five-wire stepper motor step 8, for speed, rotating, and basic methods.
  3. 所属分类:DSP program

    • 发布日期:2017-04-06
    • 文件大小:804
    • 提供者:linmou
  1. spwm1

    0下载:
  2. pic生成spwm 24.576M晶振,载波频率19.2-Pic protudce spwm
  3. 所属分类:DSP program

    • 发布日期:2017-04-10
    • 文件大小:804
    • 提供者:张万
  1. Nuevo-documento-de-texto

    0下载:
  2. this document(txt) that i try to upload is nothing PWM maneger asembler and have 0 characters
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:804
    • 提供者:
  1. FIR_lowpass

    0下载:
  2. 8阶高斯低通FIR的实现,依据原理,可以实现更高阶数的FIR.-8 Gaussian low-pass FIR implementation, can be achieved, according to the principle of the higher order FIR.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:804
    • 提供者:wh
  1. arb

    0下载:
  2. arbiter code for dual ported ram
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:804
    • 提供者:Anish Goel
  1. UART_of_MSP430F249

    0下载:
  2. Echo a received character, RX ISR used. Normal mode is LPM0. USCI_A0 RX interrupt triggers TX Echo. Baud rate divider with 1MHz = 1MHz/19200 = ~52.1 ACLK = n/a, MCLK = SMCLK = CALxxx_1MHZ = 1MHz
  3. 所属分类:Other Embeded program

    • 发布日期:2017-12-13
    • 文件大小:804
    • 提供者:sattarhastam
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