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  1. baogang

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  2. 基于at89s52单片机的歌曲《草原晨曲》C程序。-SCM at89s52 songs on " Prairie morning song" C program.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:690
    • 提供者:小二
  1. Text2

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  2. #include<reg51.h>void delay(unsigned int z) //声明延时函数sbit beep=P2^7 void main()数{ while(1){ beep=0 //蜂鸣器响 delay(1) //调用1ms延时 beep=1 //蜂鸣器不响 delay(1) //调用1ms延时 }}void delay(unsigned int z)//1ms延时,通过z值改变延时{ unsigned int x for( z>0 z--)
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-05
    • 文件大小:690
    • 提供者:0
  1. QXP

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  2. 一个读取pci的256个配置空间值的程序,可以手动输入bus,dev,func 号然后显示不同device的256个空间的值-Read a 256 pci configuration space value of the procedure, you can manually enter the bus, dev, func number and then displays the value of the 256 different device space
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-12
    • 文件大小:690
    • 提供者:因上层
  1. Dynamic-digital-display-chip

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  2. 本设计利用人眼的“视觉暂留”效应,采用循环高速扫描的方式,分时轮流选通各数码管的COM端,使数码管轮流导通显示。-This design uses the human eye' s " persistence of vision" effect, with the way high-speed scanning cycle, time-gated turn the COM port of the digital control, digital control to tu
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-12
    • 文件大小:690
    • 提供者:pressbri
  1. Quartus

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  2. 1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能-1. Seven-Segment LED Decoder 2.4 M 3.4 people voting machine counters ~ with addition and subtraction and by-bit binary function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:689
    • 提供者:胡志伟
  1. rombcdto7

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  2. rom implementing bcdtosevenseg
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:689
    • 提供者:Amal
  1. AD

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  2. stc12c5a60s52AD转化接口查询方式子程序。。可以直接调用-stc12c5a60s52AD inquiry into the interface mode subroutine. . Can directly call
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-29
    • 文件大小:689
    • 提供者:王友阳
  1. rs232top

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  2. 链接 rcv 和txm的测试模块 验证 接受 和 传输模块功能-Links rcv and txm test module validation capabilities to receive and transmit modules
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:689
    • 提供者:jay
  1. sqrt_vhdl

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  2. This source are usefull function in VHDL You Can finf squar Root solution
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:689
    • 提供者:jeong
  1. wiener

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  2. 用MATLAB实现维纳滤波器的设计,仿真-winner filter
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:689
    • 提供者:yanyuwei
  1. dwedew

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  2. pong impmentation on spartan 3e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:689
    • 提供者:Abdul
  1. fifo

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  2. 异步FIFO的实现,很经典的三段式状态机的写法。-The realization of the asynchronous FIFO, very classic three-step writing state machine.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:689
    • 提供者:孙金傲
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