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9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真
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- ：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的 --高4位进行动态显示。小数点表示是千位，即KHz。
work3CNT4BDECL7S
- 7段数码显示译码器设计7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮
Crack
- quartus ii 7.1 7.0crack
ispLEVER是LATTICE的CPLD、FPGA继承开发环境
- ispLEVER是LATTICE的CPLD、FPGA继承开发环境，ISPLEVER许可文件--ISPLEVER6.0-7.1的注册机,ispLEVER is LATTICE of CPLD, FPGA development environment succession, ISPLEVER license file- ISPLEVER6 .0-7.1 the Zhuceji
Hamming_Decoder
- (7,4)Hammming码解码器，verilog代码实现。监督矩阵为HT=[1,0,0 0,1,0 0,0,1 1,0,1 1,1,1 1,1,0 0,1,1]-(7,4) Hammming code decoder, verilog code. Monitoring matrix HT = [1,0,0 0,1,0 0,0,1 1,0,1 1,1,1 1,1,0 0,1,1]
V3(2)
- 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。-Design of a 7-s
EPM240Prj.rar
- 这是一个verilog HDL 语言的例子，在CPLD器件EPM240上实现了 RS232协议、按键处理、LED数码管显示和每秒加1数码显示。使用quartus ii 7.0 以上打开.,This is an example of verilog HDL language in the CPLD device EPM240 achieved RS232 agreement, deal button, LED digital tube display and digital display plu
usbin_v1.7
- 用于cy7c68013与fpga的从FIFO通讯.版本1.7-For the CY7C68013 and FPGA communications from the FIFO. Version 1.7
fen1to7
- 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7-This is my ISP programming experiment in the preparation of an independent descr iption of the use of behavior to achieve the prescaler, through two parallel processes on the input signa
newvhdl
- 在 Quartus II 7.1平台下，用VLDL写的一个计时器的程序-a timer written in VLDL in Quartus II 7.1 platform
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
EDA
- 设信号ＣＨ表示计算路程脉冲，每０.１公里变化一个周期．出租车三公里内为起步价７.０元，超过三公里，每公里２.４元．设置一个开车键，停止状态按动一次表示开车，开车状态按动一次表示下车．一个暂停键，暂停是停止收费，再次按动继续收费．七段码显示当前价格和路程．且所有七段码为动态显示． 如果有谁会的话，帮帮忙吧，写些主要的程序就行了-Established that the calculation of CH distance signal pulse, 0.1 kilometers of each
rafal2
- VHDL project for FPGA SPartan 3 using IseWebpack 10.1. This is an implemetation of FSM for testing 7 segment with dot point 4 digit LED display.
VHDL
- VHDL语法入门 1.1 VHDL程序构件 1.2 文法规则 1.3 数据对象及类型 1.4 运算符与表达式 1.5 VHDL语句 1.6 进程与子程序 1.7 资源库与程序包-Introduction to VHDL syntax 1.2 Component 1.1 VHDL procedures grammar rules and type of data object 1.3 Operators 1.4 and 1.6 Expression 1.5 VHDL p
TestBench
- 怎样写testbench 本文的实际编程环境：ISE 6.2i.03 ModelSim 5.8 SE Synplify Pro 7.6 编程语言 VHDL 在ISE 中调用ModelSim 进行仿真-、assert (s_cyi((DWIDTH-1)/4) = 0 ) and (s_ovi = 0 ) and (s_qutnt = conv_std_logic_vector(v_quot,DWIDTH)) and (s_rmndr = conv_std_log
TLM-2.0.1
- SystemC TLM 2.0.1 2009/7/15 最新源码和文档。-The latest SystemC TLM 2.0.1 7/15/2009 source code and documents
viterbidecoder
- viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL （3，1，7）zero tail conventional code
LCD
- 基于FPGA_EP2C8的lcd控制器，显示字符，初学者使用-module lcd_driver(clk,rst,LCD_DATA,RS,RW,EN) input clk,rst //rst is the signal of reset,active low(0). output RS,RW,EN //R
VHDL-1-7
- VHDL课程的7个实验的实验报告附代码。-seven experiment reports of VHDL