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addersubtractor
- 这是个vhdl编写的16bit的加减法器-This is vhdl prepared by the modified instruments used in the 16bit
SDRAM_HY57V6416ET
- 现代的4bank*1M*16bit的SDRAM（HY57V6416ET）的VHDL行为仿真程序-modern 4bank 1M * * 16bit of SDRAM (HY57V6416ET) VHDL simulation program acts
DDR2_16bit
- ddr2原理图设计，原厂电路图设计，很好很强大 16bit-ddr2 schematic design, the original schematic design, a very powerful 16bit
adc16bit
- ADC — 16bit-adc 16bit
ADcontroller
- FPGA控制AD7610采样.此为通用控制器模块.其中ADC16BITs串行传入FPGA后,串行数据转换成16BIT并行数据-ADC controller
16bit-CLA
- 16 bit carry look ahead adder verilog code
32_16div
- 这是一个简单的除法器（32bit/16bit),采用移位相减法-This is a simple divider (32bit/16bit), using phase shift subtraction
divider16
- 16位小数除法器verilog源码，可综合的，已经仿真过。-16bit fractional numeral divider verilog source
24_bit_register
- 自己使用VHDL语言编写的24位寄存器.主要用于DDS中-24bit_register
RISC-CPU
- 用FPGA实现一个简易的CPU，采用精简指令集结构，每一条指令有16bit，高三位为指令操作数，后13位为地址，该CPU能实现8种指令操作，分别有HLT（空一个中期）ADD（相加操作）SKZ（为零跳过）AND（相与操作）XOR（异或操作）LDA（读数据）STO（写数据）JMP（无条件跳转指令）。cpu包括8个部件，分别为时钟发生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器，各个部件之间的相互操作关系由状态控制器来控制，程序指令存放在初始rom中，本例程存放
CRC16bits
- 16bit crc encoder ande demo
VHDL16bitcouner
- 利用VHDL编写的一个简单的16位计数器-VHDL prepared using a simple 16-bit counter
ADDER
- simple 16-bit CSA Adder
Alu_Solution
- Solution for 16bit ALU component in vhdl.
yuyincaiji
- 语音采集与回放系统源代码：1.为了使读音数据存储的时间更长，速度更快，选用了256K*16Bit的SRAM；2.为了减少单片机的控制复杂度，使用了FPGA来控制SRAM的读写操作，节约了不少单片机的I/O资源；3.为了以后的高速数据存储，本设计中加入了fifo,其位宽及深度可在程序中自由设置，方便灵活。-Speech acquisition and playback system source code: 1. In order to make pronunciation longer data
camera_link
- 对camera_link接口传输过来的信号进行格式转换，将16bit并行转换成串行输出-Right camera_link interface transfer over the signal format conversion will be converted into serial 16bit parallel output
rs422
- 程序将通过rs422接口传进来的16bit数据转成串行输出的数据-Program will pass through the rs422 interface 16bit data transfer incoming data into a serial output
flowvhdl
- 16 bit adder source code.
full-add-16bit
- full adder 16bit..it s okie
16Bit-Group-Ripple-Adder
- Verilog Testbench for 16Bit Group Ripple Adder