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  1. VHDLBOOK

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  2. 第1章 数字系统硬件设计概述 第2章 VHDL语言程序的基本结构 第3章 VHDL语言的数据类型及运算操作符 第4章 VHDL语言构造体的描述方式 第5章 VHDL语言的主要描述语句 第6章 状态机的设计-Chapter 1 digital system hardware design outlined in Chapter 2 VHDL the basic structure Chapter 3 VHDL data types and operations operator
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:145418
    • 提供者:孙文
  1. bahe

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  2. 设计四 拔河游戏机 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管,开机后只有中间一个发亮,此即拔河的中心点。 3、 游戏双方各持一个按钮,迅速地、不断地按动,产生脉冲,谁按得快,亮点就向谁的方向移动,每按一次,亮点移动一次。 4、 亮点移到任一方终端二极管时,这一方就获胜,此时双方按钮均无作用,输出保持,只有复位后才使亮点恢复到中心。 5、 用数码管显示获胜者的盘数。 教学提示: 1、 按钮信号即输入的脉冲信号,每按一次按钮都应能进行
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:292697
    • 提供者:万金油
  1. digitalsystemDesign

    0下载:
  2. 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generator 7.4 Table practical multi-f
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:446705
    • 提供者:李唐
  1. DesignOfCarLight

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  2. 1 前大灯可以随意打开和关闭; 2 当汽车左转弯的时候,前左转向灯闪烁,同时左后灯的3盏灯由右往左闪烁; 3 当汽车有转弯的时候,前右转向灯闪烁,同时右后灯的3盏灯有左往右闪烁; 4 当汽车减速或紧急刹车的时候,左后灯和右后等同时闪烁; 5 当汽车在左转弯的同时减速,则前左转向灯闪烁,左后灯的3盏灯由右往左闪烁,同时右后灯都点亮。 6 当汽车在左转弯的同时减速,则前右转向灯闪烁,右后灯的3盏灯有左往右闪烁,同时左后灯都点亮。 -a former headlamps can
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:177586
    • 提供者:David
  1. DesignOfRGY_jiaotongteng

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  2. 1.初始状态为4个方向的红灯全亮,时间1秒。 2.东、西方向绿灯亮,南、北方向红灯亮。东、西方向通车,时间30秒。 3.东、西方向黄灯闪烁,南、北方向红灯亮。时间2秒。 4.东、西方向红灯亮,南、北方向绿灯亮。南、北方向通车,时间15秒。 5.东、西方向红灯亮,南、北方向黄灯闪烁。时间2秒。 6.返回2,继续运行。 -1. Initial state for four whole direction of the red lights lit up, a se
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:573126
    • 提供者:David
  1. 9.3_Pulse_Counter

    1下载:
  2. 基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示   9.3.1 脉冲计数器的工作原理   9.3.2 计数模块的设计与实现   9.3.3 parameter的使用方法   9.3.4 repeat循环语句的使用方法   9.3.5 系统函数$random的使用方法   9.3.6 脉冲计数器的Verilog-HDL描述   9.3.7 特定脉冲序列的发生   9.3.8 脉冲计数器的硬件实现 -based on V
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4177
    • 提供者:宁宁
  1. Altera Modesim破解版的LICENCE

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  2. Altera Modesim破解版的LICENCE. 下载解压后: 1.直接运行mentorkg.exe(生成的license.txt拷贝到D:\altera\80\modelsim_ae\下或者mentorkg.exe拷贝到此目录下运行). 2.设置环境变量lm_license_file="D:\altera\80\modelsim_ae\license.txt" 3.搞定,Altera Modesim cracked version of the LICENCE.
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-24
    • 文件大小:313152
    • 提供者:xingyu
  1. lift.rar

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  2. (1)用VHDL实现四层电梯运行控制器。 (2)电梯运行锁用一按钮代替(开锁上电),低电平可以运行,高电平不能运行。 (3)每层电梯入口处设有上行、下行请求按钮,电梯内设有乘客到达层次的停站要求开关,高电平有效。 (4)有电梯所处楼层指示灯和电梯上行、下行状态指示灯。 (5)电梯到达某一层时,该层指示灯亮,并一直保持到电梯到达另一层为止。电梯上行或下行时,相应状态指示灯亮。 (6)电梯接收到停站请求后,每层运行2秒,到达停站层,停留2秒后门自动打开,开门指示灯亮,开门6秒后电梯自动关门
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:289482
    • 提供者:管皮皮
  1. Synplify.Premier.v9.6.2.with.I

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  2. Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack,Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:13349
    • 提供者:陈磊
  1. source3-6

    0下载:
  2. verilog hdl教程135例:verilog hdl语言类似于C语言,便于学习。本文档带有源代码,3-6章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code, 3-6
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:12606
    • 提供者:余月森
  1. shifter

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  2. 移位运算器SHIFTER 使用Verilog HDL 语言编写,其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路,在J钟信号到来时状态产生变化, CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态,具有数据装入、数据保持、循环右移、带进位循环右移,循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入,通过键5 产生高低电平M 控制工作模式, M=l 时带进位循环移位,由键8 控制CO 为允许带进位移位输入,由键7 控制:S 控制移位模式0-3 ,由键6 控制
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:129279
    • 提供者:623902748
  1. Flashcontrollerxilinx

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  2. Single power supply operation — Full voltage range: 2.7 to 3.6 volt read, erase, and program operations — Separate VCCQ for 5 volt I/O tolerance n Automated Program and Erase — Page program: 512 + 16 bytes — Block erase: 8 K + 256 bytes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:847635
    • 提供者:enyou
  1. Wiley.FPGA.Prototyping.by.VHDL.Examples.Xilinx.Sp

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  2. Wiley,FPGA Prototyping by VHDL examples Spartan 3 version,Pong Chu,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-10
    • 文件大小:17547813
    • 提供者:lefteris
  1. 8bitadder10.3.6

    0下载:
  2. 8bit加法程序,应用VHDL语言编写,可用于FPGA开发用-8bitadder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:10256080
    • 提供者:郝金
  1. Example-6-1

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  2. 1. Example-6-1\FSM\state1目录下为一段式FSM描述方法源码 2. Example-6-1\FSM\state2目录下为两段式FSM描述方法源码 3. Example-6-1\FSM\state3目录下为三段式FSM描述方法源码 4. Example-6-1\FSM\ state_default目录下为添加了default默认状态的源码 -1. Example-6-1 \ FSM \ state1 directory FSM descr iption met
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:83963
    • 提供者:hemy
  1. Example-6-1

    0下载:
  2. 写好状态机 1.Example-6-1\FSM\state1目录下为一段式FSM描述方法源码 2.Example-6-1\FSM\state2目录下为两段式FSM描述方法源码 3.Example-6-1\FSM\state3目录下为三段式FSM描述方法源码 4.Example-6-1\FSM\ state_default目录下为添加了default默认状态的源码 使用FSM Viewer分析有限状态机 1.Example-6-1\FSM\state1目录下为一段式F
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:73573
    • 提供者:林立
  1. logic-(3)

    0下载:
  2. Bluetooth connection between a pc and a Spartan 6 PModBT module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:9026
    • 提供者:joshua
  1. Crack_ModelSim_SE_6.3d

    0下载:
  2. Modsim6.3 Crack and license
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:298954
    • 提供者:bob chen
  1. msp430x41x

    0下载:
  2. 低电源电压范围为1.8 V至3.6 V 超低功耗: - 主动模式:280μA,在1 MHz,2.2伏 - 待机模式:1.1μA - 关闭模式(RAM保持):0.1μA 五省电模式 欠待机模式唤醒 超过6微秒 16位RISC架构, 125 ns指令周期时间 12位A/ D转换器具有内部 参考,采样和保持,并 AutoScan功能 16位Timer_B随着三† 或七‡ 捕捉/比较随着阴影寄存器 具有三个16位定时
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1932014
    • 提供者:苏春明
  1. 3

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  2. 可容纳6组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 设置一个主持人“复位”按钮。 主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有指示灯显示抢答组别,扬声器发出2~3秒的音响。 计分,每组开始预置100分,由主持人记分,答对一次加10分,答错一次减10分。-Smart Responder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:18658
    • 提供者:沉夕落日
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