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tcl_io
- quartus 中，自己写的tcl，分配io的例子。
quartusII
- 华为内部教程(比较早的) 对Quartus 流程中各阶段进行较为详细 的介绍最后简要介绍了一下如何使用TCL进行Quartus 流程的脚本方式运行
qts_qii52003
- Quartus II Tcl scr ipting说明文档，详细说明了在quartus中如何使用Tcl脚本进行快速开发。
TXT2UCF
- 本软件为将PADS的原理图数据转换成FPGA软件引脚输入文件的软件。sch 转 ucf or tcl-The software for the schematic diagram of the PADS data into FPGA software pin input file . sch to ucf or tcl
2008.09-scripts_only
- synopsys icc 使用参考脚本-reference scr ipt of synopsys icc
fpga_DO
- 根据ModelSim提供的命令或者Tcl/Tk语言的语法，将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中，然后直接执行这个DO文件，就可以完成整个仿真流程-According to the order provides ModelSim or Tcl/Tk language syntax, the simulation process simulation Cmd command followed by the preparation of the extension "
ss
- DE2开发板 sopc开发例程 友经科技提供-DE2 development board sopc the development of science and technology provided by the Friends of routine
fpga_tcl
- Altera FPGA的特殊管脚的连接(中文).doc TCL_教程.pdf-Altera FPGA tcl
my-favorite-dc-primetime-tcl-tricks
- 静态时序分析工具，比较好的文档资料，看看就知道比较好-sta training
AdderE
- synplify中tcl语言应用，使用AdderE八位全加器为例，介绍一个设计针对不同器件综合-synplify in the tcl language application, use AdderE eight full-adder as an example, an integrated design for different devices
src
- Crossroad traffic lights with visualization in tcl/tk and verilog code
6soft_247MHz_channel
- lte上行信道解交织解复用: RTL: ack_addr_gen.vhd ack地址产生 data_addr_gen.vhd 数据地址产生 de_interl_mux_con_ctrl.vhd 控制单元 de_interl_mux_con_top.vhd 顶层 de_interl_mux_con_tt.vhd 测试平台 de_mux_ram.vhd ram deinterl_pack.vhd 变量定义 delay.vhd 延迟 delayb.vhd 延迟
quartus_tcl_example
- Quartus ii tcl/tk 脚本教程，全部是精华，方便网络不好的FPGA工程师参考。-Quartus ii tcl/tk scr ipt user guide, all very good for refrence, used while FPGA project.
clock-verilog
- 数字钟，功能：12时/24时切换显示，校时,时间很准（4位数码管显示），内含sof，pof，tcl，四个文件，在开发板C1上已实现-digital clock ，
NEW AUDIO CODEC DEVELOPMENT CODE BASE
- Hi friends, This consists of a complete system written in Verilog/TCL for VGA DISPLAY OF RESULTS INPUTTED THROUGH AUDIO CODEC AND COMPLETE SYSTEM LEVEL DESIGN ON VERILOG.
windows-script
- 在window平台，采用脚本TCL来编译fpga的经典例子。具体的写法，见工程中的ise_flow.bat文件。如果在工作站来处理更块-In the window platform, using classic example TCL scr ipt to compile the fpga. Specific wording, see the project ise_flow.bat file. If the workstation to handle more blocks
Example-b8-3
- 学习使用DO文件进行仿真的基本方法,根据ModelSim提供的命令或者Tcl/Tk语言的语法，将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中，然后直接执行这个DO文件，就可以完成整个仿真流程-DO learn how to use basic file simulation method, according to the syntax of the command or ModelSim provides Tcl/Tk language will flow simulation
ug947-vivado-partial-reconfiguration-tutorial(1).
- tcl partial reconfig synthesis code
xilinx-tcl
- Xilinx脚本约束手册，从官方直接拿到的，对Xilinx FPGA开发很有用的。-Xilinx tcl handbook, directly got Xilinx。
ug835-vivado-tcl-commands
- Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s