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  1. vhdl00023kejian

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  2. VHDL课件 张建老师的精彩课件讲述了,中国著名的嵌入式开发人 -VHDL courseware courseware wonderful teacher Zhang Jian told China s well-known embedded development people
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:624722
    • 提供者:TONMy
  1. audio_project

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  2. Enhanced Audio Project by Dixie Xue & Wei Zhang -Enhanced Audio Project by Dixie Xue & Wei Zhang
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1262782
    • 提供者:isoft
  1. collude

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  2. 这是串转并的程序,能够张串行的数据,变成并行的数据-This is the string and the procedure to be able to Zhang serial data into parallel data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:136803
    • 提供者:梁永安
  1. exp_cpu_vhd

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  2. cpu模型,除了时序和显示模块,有两个warning-A CPU module except downloading parts,such as SHIXU and XIANSHI.This version has 2 warning as below.But functional waveform shows --a right execution of computing. --ZHANG Hongjie 2010.6.11 -- Warning: Inf
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1759
    • 提供者:doufangzheng
  1. controller

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  2. Simple Microprocessor Design (ESD Book Chapter 3) Copyright 2001 Weijun Zhang Controller (control logic plus state register) VHDL FSM modeling- Simple Microprocessor Design (ESD Book Chapter 3) Copyright 2001 Weijun Zhang C
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1642
    • 提供者:mohamed
  1. DSP

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  2. FIR Digital Filter Design (DSP example) tested by Weijun Zhang, 04/2001 VHDL Data-Flow modeling KEYWORD: generate, array, range, constant and subtype- FIR Digital Filter Design (DSP example) tested by Weijun Zhang, 04/2001
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1360
    • 提供者:mohamed
  1. Controller(FSM)

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  2. Simple Bridge (ESD book figure 2.14) by Weijun Zhang, 04/2001 RT level design using Controller(FSM) + DataPath- Simple Bridge (ESD book figure 2.14) by Weijun Zhang, 04/2001 RT level design using Controller(FSM) + DataPath
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1573
    • 提供者:mohamed
  1. GCD-CALCULATOR

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  2. GCD CALCULATOR (ESD book figure 2.11) Weijun Zhang, 04/2001 we can put all the components in one document(gcd2.vhd) or put them in separate files this is the example of RT level modeling (FSM + DataPath) the code is synthesize
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1919
    • 提供者:mohamed
  1. U4

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  2. 1、必做:设计并实现一个 8×8 点阵扫描控制器,在点阵上稳定显示一个数字或字母, 颜色红色、绿色均可。 2、选做:用 8×8 点阵显示字符,每次显示一个字符,每秒切换一次,显示内容为“B”、 “U”、“ P”、“T”及姓名的第一个字母。如张三显示的内容为“B”、“U”、“ P”、“ T”、 “Z”、“ S”。(1, must do: design and implement a 8 * 8 dot matrix scanning controller, stable display of a
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-04-09
    • 文件大小:443392
    • 提供者:闭家锁的话
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