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18_uart
- 通过FPGA建立模块的串行的Verilog实现-Realized through the establishment of the module s serial verilog on FPGA
SG74LVC14
- 国产芯片SG74LVC14技术资料，可替代TI的 SN74LVC14-Domestic chip SG74LVC14 technical information, alternative TI' s SN74LVC14
SIM868
- SIMCOM的新型通讯模块，GSM，GPS二合一的模块-SIMCOM s new communication module, GSM, GPS two-in-one module
DE2_LCD_DISPLAY_arch
- LCD Display - Gerry s Completed Projects
ITR20403
- 关于光耦ITR20403的数据手册，其中包括性能参数介绍。-ITR20403 technical data sheet.It have ITR20403 s features and descr iptions.
idwt
- Time Resolution for simulation is 1ps. Waiting for 1 sub-compilation(s) to finish... Compiled 4 Verilog Units Built simulation executable G:/Techscope/On going Mtech/Miniproject/1DDWT/xilinx/top_dwt_isim_beh.exe Fuse Memory Usage: 101756 KB Fuse
idwt2d
- Compiling module mult11sx8s Compiling module dwt_1 Compiling module top_dwt Compiling module glbl Time Resolution for simulation is 1ps. Waiting for 1 sub-compilation(s) to finish...
pll_test
- PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource
DSP2812-Pro（SCH）
- DSP2812的原理图,大家可以参考一下,设计原理图时有用(DSP2812's schematic diagram, you can refer to the design of the schematic useful)
MC-FOC
- MicroChip的FOC教程，通俗易懂(MicroChip's FOC algorithm tutorial, is easy to understand)
核心板4层 金手指
- 三星SC2440的核心板，金手指封装，8层板，用PADS9.5打开，也可以用AD10以上的打开(SC2440's core board, gold finger packaging)
ha1588-master
- ieee1588时钟同步开源，opencores上找到的，希望对大家的学习有帮助。(Ieee1588 clock synchronization open source, found on opencores, hope to help everyone's learning.)
AiP650_PDF_C132308_2018-03-22
- 和天威电子公司的TM1650芯片兼容的一款新品，价格更低！(A new product compatible with Print-Rite electronics's TM1650 chip is cheaper.)
ads8681xin
- 基于XILINX公司的型号为FPGA，使用用VHDL语言编写的ADS8681驱动程序。(Based on the XILINX company's model FPGA, we use the ADS8681 driver written in VHDL language.)