资源列表
sunday_clock
- 数字钟 VHDL 年月日 时分秒 东北大学 EDA vhdl例程 电子设计自动化-VHDL date when the digital clock every minute routine Northeastern University Electronic Design Automation EDA vhdl
verilog
- Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
song-play
- 本文作者创新点是基于FPGA完成乐曲演奏电路，在Altera Quartus II 环境下，用VHDL 语言实现电子琴演奏音乐的设计实例，设计者根据VHDL的语法规则，对系统的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，用仿真，可在短时间内设计出高效、稳定、符合设计要求的电路。-This innovation is the author of music to play based on FPGA to complete the circuit, the Altera Qu
pinlv
- 用stm32测fpga输出的频率，带宽可达1Hz-1MHz-Stm32 with the frequency of fpga output, bandwidth of 1 Hz-1 MHz
UART_TX
- 通过FPGA串口发送到电脑的 HELLO WORLD 程序，成功调试，可以下载到板子上运行-This can sending the HELLO WORLD through the FPGA to computer ,you can launch the code on your board.
I2C_master
- 利用仿顺序的思想设计I2C-Master功能模块，便于理解，利用该模块在上电时对CMOS芯片GC0307的寄存器初始化。-Imitation of the design ideas in order to use I2C-Master modules, easy to understand, the use of the power module CMOS chips GC0307 when the register initialization
sd_models_verilog
- 测试过可用的SD仿真模型，VERILOG语言-SD card simulation modle, test OK
iis_intf
- 一个简单的IIS接口代码，VERILOG语言，支持8/16bit数据传输，仅供学习-Smallest IIS interface code, verilog HDL language
vhdl
- 实现8421BCD码转换为5421BCD码求和运算-Achieve 8421BCD code into 5421BCD code summations
TEST3
- T0发出周期为2S的脉冲，T1做计数器计数，并动态扫描显示计数脉冲数。-Given period of 2S T0 pulse, T1 do counter, and dynamic scanning display count pulses.
juzhenjianpan
- 4*4矩阵键盘，并在8位数码管上显示按键值-4* 4 matrix keyboard, and 8-bit digital value displayed on the button
if-receiver
- 中频数字接收机设计与实现 对中频数字接收机方案的可行性作了分析，并通过系统仿真工具SystemView对A／D，数字下变频(DDC)及AM、FM等调制信号的软件解调作了仿真。-Design and implementation of a digital intermediate frequency receiver