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ongame
- 一个游戏 the hardware for the game includes a number of displays, each with a button and -- a light, that each represent a bin that can store marbles (beans). -- -- The display indicates the number of marbles in each bin at any given time. --
VX_DNP3.0
- 与保护、测控设备通讯的DNP3.0规约，与SEL公司部分产品完成通讯 Tornado2.0编译，无故障运行与研华HE-8XX系列主板3年以上 解压密码luckycy-and protection, monitoring and control equipment communications DNP3.0 Statute SEL with the completion of part of the company's communications products Tornado
ddk_v1_11_00_00
- DSP/BIOS Driver Developer Kit 1.11 The DSP/BIOS Driver Developer Kit (DDK) provides a selection of pre-tested DSP/BIOS device drivers, and documentation on how to write a driver to the DSP/BIOS driver model, known as IOM. The DDK includes C source
用VHDL语言实现四人智力竞赛抢答器的设计
- 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb，进行锁存的同时发出aim信号实现声音提示，并使count模块进行答题时间的倒计时，在计满100妙后送出声音提示； 2、用ch41a模块将抢答结果转换为二进制数； 3、用sel模块产生数码管片选信号； 4、用ch42a模块将对应数码管片选信号，送出需要的显示信号； 5、用七段译码器dispa模块进行译码。
VHDL
- 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道，DISPLAY
all-new-electronics-self-teaching-guide-wiley-sel
- This is a very good book on self learning electronics from Wiley publications and is very useful to understand basics of electronics for some one shifting from computer science to embedded system development
clock
- eee.std_logic_arith.all use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity PL_auto1 is port ( clk:in std_logic --系统时钟 set,get,sel,finish: in std_logic --设定、买、选择、完成信号 coin0,coin1: in std_logic --5角硬币、1元硬币 price,quan
1
- 计数显示电路。由十进制计数器模块（BCD_CNT）、分时总线切换电路模块（SCAN）和七段显示译码器电路模块（DEC_LED）构成。输入端口为为十进制计数器时钟clk，异步复位清零信号reset，分时总线切换电路时钟clkdsp。在reset信号为1时，电路复位不工作；在reset信号为0时，在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码管选通信号sel（两位），输出到七段数码管的数据信号ledout（七位）。-Count displa
di4
- 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二进制（用sel表示）行选信号，用来选中行，进行扫描。 显
wu2
- 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二进制（用sel表示）行选信号，用来选中行，进行扫描。
alu
- An ALU with two inputs a and b and four basic ALU functions: output=a+1 or a+b+1 or b or a+b. Using a 2 bit input "sel" to select one function.
shaomiaoqudongxianshidianlu
- 为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描 显示工作模式。即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在 一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定 的。-In order to reduce the 8-bit display signal interface cable, digital display in the experimental box scan display mode of operation. I.e. the s
1602
- 1602的程序P1.1接RS，P1.2接en，P1.3接rw。P2.0~P2.7接的D0~D7。P2.6和P2.7这两个端口的SEL在复位以后默认是1，注意置0-Program P1.1 1602 pick RS, P1.2 then en, P1.3 pick rw. P2.0 ~ P2.7 pick of D0 ~ D7. SEL P2.6 and P2.7 of the two ports after reset default is 1, attention is set
min-sel
- 用来找到输入数据中的最小值和第二小值得verilog源码，可仿真-Used to find the minimum value of the input data and the second small worth verilog source code, can be emulated
STDV_CC1101
- 利用STM8配置CC101实现FSK收发(Use the STM8 MCU to configure the CC1101, and work as FSK transceiver add the sel calibration for the datarate.)
sel
- fpga i/o 速率测试代码，含有testbench(FPGA i/o rate test code, containing testbench)
WS2812B数据驱动
- 功 能： 单片机STC15F104E和WS2811控制LED灯珠变化并带有掉电保持的功 能（内部EEPROM）。三个按键作用：Mode为模式选择，每按一次会 转换为另一种样式显示，并保持此样式一直循环，当按下Sel键时所 有的样式循环显示，Speed为速度调节（共八级速度）。显示样式有 ：整体七彩跳变，七彩渐变，流水，流星，单点变化，后向前流水。(Function: Single-chip STC15F104E and WS281