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  1. ongame

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  2. 一个游戏 the hardware for the game includes a number of displays, each with a button and -- a light, that each represent a bin that can store marbles (beans). -- -- The display indicates the number of marbles in each bin at any given time. --
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5154
    • 提供者:李清
  1. 用VHDL语言实现四人智力竞赛抢答器的设计

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  2. 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
  3. 所属分类:VHDL编程

  1. VHDL

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  2. 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道(ch1、ch2、ch3、ch4),每个通道配备100 Bytes的RAM,当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出,输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道,DISPLAY
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5783271
    • 提供者:pengfu
  1. 1

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  2. 计数显示电路。由十进制计数器模块(BCD_CNT)、分时总线切换电路模块(SCAN)和七段显示译码器电路模块(DEC_LED)构成。输入端口为为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟clkdsp。在reset信号为1时,电路复位不工作;在reset信号为0时,在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码管选通信号sel(两位),输出到七段数码管的数据信号ledout(七位)。-Count displa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3293
    • 提供者:成思远
  1. di4

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  2. 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法,用四位二进制做行选信号(总共16列),如选中第一行,则扫描第一行之中哪些行是高电平(1),哪些行是低电平(0) 为高电平的则点亮,为低电平的不亮。 4、 注意扫描频率的设置,扫描频率足够快,才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号,输出为4位二进制(用sel表示)行选信号,用来选中行,进行扫描。 显
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-01
    • 文件大小:691
    • 提供者:吴凤妹
  1. wu2

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  2. 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法,用四位二进制做行选信号(总共16列),如选中第一行,则扫描第一行之中哪些行是高电平(1),哪些行是低电平(0) 为高电平的则点亮,为低电平的不亮。 4、 注意扫描频率的设置,扫描频率足够快,才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号,输出为4位二进制(用sel表示)行选信号,用来选中行,进行扫描。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:899
    • 提供者:吴凤妹
  1. alu

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  2. An ALU with two inputs a and b and four basic ALU functions: output=a+1 or a+b+1 or b or a+b. Using a 2 bit input "sel" to select one function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:606
    • 提供者:cry
  1. shaomiaoqudongxianshidianlu

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  2. 为了减少8位显示信号的接口连接线,实验箱中的数码显示采用扫描 显示工作模式。即8位数码管的七段译码输入(a,b,c,d,e,f,g)是并联在 一起的,而每一个数码管是通过一个3位选择sel[2..0]来选定 的。-In order to reduce the 8-bit display signal interface cable, digital display in the experimental box scan display mode of operation. I.e. the s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-05
    • 文件大小:866
    • 提供者:刘红喜
  1. min-sel

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  2. 用来找到输入数据中的最小值和第二小值得verilog源码,可仿真-Used to find the minimum value of the input data and the second small worth verilog source code, can be emulated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1279
    • 提供者:薛天志
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