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add_multi
- 移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件-displacement add hardware multiplier, based on FPGA VHDL prepared, containing all the documents
magnitude
- Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algori
add
- 介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图
add
- 实现简单十六位加法器及测试程序 的verilog代码
ADD
- 在MAX+PLUS II环境下用VHDL编写的加法器
add
- 加法器 用VerilogHDL实现加罗华域加法器
add xilinx embeded ip
- add xilinx embeded ip
用FPGA实现DDS信号发生及用MODELSIM仿真
- 该工程是用verilog编写，FPGA内部产生ROM及ADD加法器。ROM中存正弦波信号。文件夹中还包含modelsim仿真。
8bit Cpu designing
- CPU具有的功能：能完成一些简单的指令 MOV AX,ADDRESS4 --将address4中的内容赋给AX寄存器（在8086/8088汇编语言中称这种寻址方式为直接寻址方式） ADD AX,ADDRESS4 -- 将address4中的内容加到AX寄存器中 SUB AX,ADDRESS4 -- 用address4中的内容减去AX寄存器中的内容 OUT -- 输出AX寄存器中的内容 HLT
三种16位整数运算器的ALU设计方法
- 三种16位整数运算器的ALU设计方法，调用库函数74181（4位ALU），组成串行16位运算器。(用74181的正逻辑) B．调用库函数74181和74182，组成提前进位16位运算器。(用74181的正逻辑) 注意：调74181库设计，加进位是“0”有效，减借位是“1”有效，所以最高位进位或借位标志寄存器要统一调整到高有效 C．用always @，case方式描述16位运算器。,Three 16-bit integer arithmetic logic unit of the ALU
systemc-2.2.0.这个是systemC在VC下编译后的文件
- 这个是systemC在VC下编译后的文件，响应的运行时 include systemc-2.2.0\src systemc.h 都文件。并且建立项目时 把SystemC.lib加入项目中即可编译SystemC,This is the systemC after VC complie, you can include the systemc-2.2.0\src systemc.h file and add SystemC.lib to your project .
add(FLP).32位元的浮点数加法器
- 一个32位元的浮点数加法器，可将两IEEE 754格式内的值进行相加,A 32-bit floating-point adder can be both within the IEEE 754 format to add value
qfq.rar
- 移位相加乘法器设计。附有工程实例及ppt说明。,Add multiplier design shift. Ppt with example and descr iption.
ADD
- ADD instruction for the HC08 Target
add
- is a project that achieves a Full Add with VHDL on the platform XILINX
mutiplier_4bits
- 通过移位相加，实现两个数的相乘。通过一个内部寄存器存储得到的积。--- it multiplies a 5_bit multiplicand by a 5_bit multiplier to give -- an 8_bit product -- -- aim: to master the method of mutiplier "shift and add to realize the mutiplier" --
8multipler
- 用VHDL实现8位移位相加乘法器，从被乘数的最低位开始，若为1，则乘数左移后与上次的和相加；若为0，左移后以全0相加，直至被乘数的最高位。-VHDL 8-bit shift by adding the multiplier to achieve, starting from the lowest multiplicand, if 1, then left after the multiplier and add the last if 0, left after adding all 0, u
add-an-IP-to-EDK-hardware-design
- EXCD-1 可编程片上系统 实验例程中的EDK部分 功能：添加一个IP 到硬件设计-EXCD-1 programmable system on chip experimental part of the routine to add an IP to EDK hardware design
add-simulation-library
- 在ModelSimSE中添加ALTERA仿真库的详细步骤，自己试过，可用！-detail steps to add ModelSimSE ALTERA simulation library, I tried, available!
add-based-on-vhdl
- 1位和4位加法器的VHDL硬件描述语言实现，可用quaturs实现。-add based on VHDL