资源列表
noise
- 基于FPGA的噪声产生电路，用MATLAB设计噪声仿真程序，产生仿真数据的方法。并利用FPGA模拟信号。其中有详尽的matlab仿真程序，FPGA仿真结果以及总的设计报告。-Noise generating circuit based on FPGA, using MATLAB simulation program designed noise, resulting simulation data. Analog signal using the FPGA. Which detailed mat
KD-CPU
- 计算机原理课程设计给予Verilog做的课题，丰富的指令支持，LOOP，TRAP、以及子程序调用等-Principles of curriculum design to do the computer issues a rich instruction support, LOOP, TRAP, and subroutine calls, etc.
Infrared
- FPGA红外遥控程序,主要是测试程序，完成红外的常规功能-FPGA infrared remote control program, primarily testing procedures
exer4
- 设计可以对两个运动员赛跑计时的秒表，verilog的大作业 -Design of the two athletes running the stopwatch timing, verilog great job
altera_fft
- Alter公司的FFT的IP核源代码，在QuartusII软件中运行-Alter' s FFT of the IP core source code, software running in QuartusII
dds
- 本设计使用8051单片机ip核，并用VHDL语言设计DDS的各功能模块，利用顶层设计的思想组合成DDS（直接数字频率综合）函数信号发生器，并与单片机ip核的I/O口相连。编译完下载到可编程逻辑器件中（FPGA），实现相应的功能。该设计中使用的是LCD2004液晶显示。-dds
iiscode
- 用Verilog写的一个简单的IIs控制器，分为clkgen时钟分频模块和transcon传输控制模块。其中transcon模块主要部分为一个有限状态机实现的满足IIS标准的输出。 另附一个简单的Testcase以及得到的波形。-Develop an iis controller with verilog hdl. The key parts of iis were departed in two. One is clkgen.v which generate the clk and syn
6
- 4位数码扫描显示电路,我们控制一个七段LED需要8个输出端口；如果要输出四位十进制数，就需要32的输出端口，这将占用大量的端口资源。采用串行扫描显示，我们只需要8+4共12个端口即可。其原理是：用一个四位的输出端控制，某一时刻只选中其中的一个LED（输出为‘1’表示选中），八位的输出端将该LED所需要显示的值输出；然后四位的输出端值改变，选中下一个LED。这样依次类推。如果选择的频率很快，达到50Hz以上，由于人眼的视觉暂留效应，看起来就像4个LED同时显示。 设计一个程序，输入四个一位十
dianti
- 1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按照电梯运行规则依次响应，每个请求信号保留至执行后消除。
clock
- vhdl做的简单的时钟，显示时分秒，可调时分，亮度。eda课程设计时所作。-vhdl do a simple clock display minutes and seconds, adjustable hours, brightness. eda made in curriculum design.
DS18B20
- 本程序是基于VHDL语言，在EPM570上开发的温度传感器DS18B20驱动及数码管显示程序-This procedure is based on the VHDL language, developed in the EPM570 DS18B20 drive temperature sensor and digital control display program
hdb3decode
- g.703 hdb3 decode verilog source code