资源列表
EWB_eclock
- 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下： 1）基本功能：秒、分钟、小时计时、显示及校对； 2）整点报时功能：在每小时59分50秒开始500Hz频率发声提示，整点时1000Hz发声，之后声音停止； 3）定时报闹功能：可设定闹钟定点报闹，可用开
jpegencode_latest.tar
- 完整的用VERILOG语言开发的图像压缩器代码，欢迎分享。-A jpeg encode source code based on verilog
key_test
- verilog HDL编写的在quartusii环境下的24秒倒计时代码-verilog HDL the quartusii environment in the 24 seconds countdown code
csm12d_i2c
- freescale mc9s12xdt512 mcu i2c 程序，实现i2c 协议，进行通信-i2c of freescale mc9s12xdt512 mcu
2DPSK-linan
- 全数字2DPSK调制解调系统，为VHDL语言。包括512分频器，M序列发生器等。整个过程完成2DPSK的调制与解调。-The full the digital 2DPSK modem system for the VHDL language. Including the 512 divider, the M-sequence generator. The whole process is completed 2DPSK modulation and demodulation.
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
Lab10_shift_register_4b
- 设计一个能够递增和递减的8位双向循环计数器. （1）采用异步复位，复位后从第一个有效时钟的上跳沿开始计数；如果此时 dir=1 ，则递增计数，否则， 递减计数。 （2）输出 count 为 8 位； （3）对电路进行全面仿真。 （4）设计模块名为： counter8b_updown(count, clk, reset, dir) 测试平台的模块名为： tb_counter8b_updown() -The design of an incremen
ex15_logic_analysis
- fpga硬件实现逻辑分析仪，利用vga输出到显示器-fpga hardware logic analyzer using the vga output to the display
edge_detect_p
- 用于检测信号上升沿，输出与时钟相关的正脉冲-Detect the rising edge of the signal
booth_mult
- 布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test
Nios
- 本文件讲的是基于nios的电机调速控制，内容详实可靠，可作为设计参考-dc motor control based on NIOS2
FPGA
- xilinx培训教程以及ISE使用教程 ISE是一个很好的FPGA开发软件